JP2707538B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関する。 〔発明の概要〕 本発明は、半導体基板上にトランジスタ及びキャパシ
タを備えた半導体装装の製造において、ゲート電極を先
に形成し、セフファラインでキャパシタ及びコンタクト
ホールを形成することによりゲート電極とキャパシタ領
域及びゲート電極とコンタクトホールのアライメント余
裕を０にし、高度の微細化に適応しうる素子の形成方法
を提供したものである。 〔従来の技術〕 従来の半導体装置、特にキャパシタを用いる半導体記
憶装置の製造方法は公知のように素子分離領域形成後、
溝堀り、積み重ね等によるキャパシタ領域の形成を行っ
た後にゲート電極を形成し、コンタクトホールを形成し
ていた。 〔発明が解決しようとする問題点〕 しかし、前述の従来技術では、キャパシタ領域に対す
るゲート電極のアライメント余裕及びゲート電極に対す
るコンタクトホールのアライメント余裕を考慮して配置
しなければならず、そのことが素子の高度な微細化を妨
げる要因となっていた。そこで本発明はこのような問題
点を解決するもので、その目的とすることは、キャパシ
タ領域とゲート電極のアライメント余裕及びゲート電極
とコンタクトホールのアライメント余裕を０にして、素
子の高度な微細化を容易にする半導体装置の製造方法を
提供することにある。 〔問題点を解決するための手段〕 本発明の半導体装置の製造方法は、半導体基板上に素
子分離膜とゲート絶縁膜を形成する工程、上記ゲート絶
縁膜上の前記素子分離膜から第１距離離間した位置に、
上部に第１絶縁膜を有する第１ゲート電極を形成すると
ともに、前記上記ゲート絶縁膜上の前記第１ゲート電極
から前記第１距離より短い第２距離離間し、かつ前記素
子分離膜から前記第２距離より長い第３距離離間した位
置に、上部に第２絶縁膜を有する第２ゲート電極を形成
する工程、前記第１ゲート電極、前記第２ゲート電極お
よび前記素子分離膜をマスクとして前記半導体基板中に
不純物領域を形成する工程、前記第１絶縁膜と前記第１
ゲート電極との側壁に第１側壁絶縁膜を形成する工程、
前記第２絶縁膜と前記第２ゲート電極との側壁に第２側
壁絶縁膜を形成する工程、前記半導体基板上全面に、ス
ピンコートにより、前記第１ゲート電極と前記第２ゲー
ト電極間には厚く、前記第１ゲート電極と前記素子分離
膜間および前記第２ゲート電極と前記素子分離膜間には
薄くシリカ系塗布膜を形成する工程、少なくとも前記第
１ゲート電極と前記第２ゲート電極間の前記不純物領域
表面が前記シリカ系塗布膜で被覆されるように、前記シ
リカ系塗布膜を所定膜厚除去する工程、前記第１ゲート
電極と第２ゲート電極間の前記シリカ系塗布膜、前記素
子分離膜、前記第１絶縁膜、前記第２絶縁膜、前記第１
側壁膜および前記第２側壁絶縁膜をマスクとして、前記
半導体基板をエッチングしキャパシタ領域となる溝部を
形成する工程、前記キャパシタ領域にキャパシタ絶縁膜
とキャパシタ電極を形成する工程、前記素子分離膜、前
記第１絶縁膜、前記第２絶縁膜、前記第１側壁絶縁膜、
前記第２側壁絶縁膜、前記不純物領域および前記キャパ
シタ電極上に層間絶縁膜を形成する工程、前記第１絶縁
膜、前記第２絶縁膜、前記第１側壁絶縁膜および前記第
２側壁絶縁膜に対してセルフアラインとなるように、前
記第１ゲート電極と前記第２ゲート電極間の前記不純物
領域上の前記層間絶縁膜をエッチングすることによりコ
ンタクトホールを形成し、前記第１ゲート電極と前記第
２ゲート電極間の前記不純物領域にコンタクトする配線
を形成する工程、を有することを特徴とする。 〔実施例〕 以下第１図により詳細に実施例を説明する。 工程１……第１図（ａ） Ｐ型半導体基板101上に素子分離用酸化膜102を形成し
た後ゲート酸化膜103を100〜200Å熱酸化法により形成
し、その上に第１の多結晶シリコン104を1500〜2500Å
化学的気相成長法で形成し800〜1000℃でリンを熱拡散
する。次に化学的気相成長法で、2000〜4000Åの第１の
窒化膜105を形成した後、1000℃〜1200℃で前記第１の
窒化膜105の表面に100〜200Åの熱酸化膜106を形成す
る。 工程２……第１図（ｂ） レジストパターンをマスクに前記熱酸化膜106をエッ
チングし、前記熱酸化膜106をマスクに前記第１の窒化
膜105をエッチングし、前記第１の窒化膜105をマスクに
前記第１の多結晶シリコン106をエッチングした後、Ｎ
型不純物をイオン注入し、熱アニールを行うことにより
Ｎ型拡散層107及び108を形成する。 工程３……第１図（ｃ） 化学的気相成長法で第２の窒化膜を2000〜4000Å全面
に形成した後に、リアクティブイオンで全面エッチング
し、窒化膜サイドウォール109を形成する。 工程４……第１図（ｄ） 全面にシリカ系塗布膜110をスピンコートにより形成
した後100〜200℃ホットプレートでベークした後、800
〜1000℃の窒素雰囲気中でアニールを行う。（この時シ
リカ系塗布膜は、パターンの密な所には厚く、疎な所に
は薄く。つまり、パターンが密となっている２つのゲー
ト電極間にはシリカ系塗布膜が厚くつき、ゲート電極と
素子分離間のパターンが疎になっているところにはシリ
カ系塗布膜が薄くつき、図に示すような膜厚差が生じ
る。） 工程５……第１図（ｅ） 希沸酸で前記シリカ系塗布膜110を一定膜厚除去す
る。（この時ゲート電極間のみに前記シリカ系塗布が残
存する。） 工程６……第１図（ｆ） 残存した前記シリカ系塗布膜110及び前記素子分離用
酸化膜102,前記第１の窒化膜105,前記窒化膜サイドウオ
ール107をマスクに前記Ｐ型半導体基板101をリアクティ
ブイオンで３〜５μエッチングし、キャパシタ領域111
を形成する。 工程７……第１図（ｇ） 前記キャパシタ領域111を熱酸化し、キャパシタ酸化
膜112を100〜200Å形成した後、化学的気相成長法で第
２の多結晶シリコン113を５〜６μ形成する。 工程８……第１図（ｈ） 前記第２の多結晶シリコン113を全面リアフティブイ
オンでエッチングし、キャパシタ電極を形成する。 工程９……第１図（ｉ） 化学的気相成長法により層間絶縁用酸化膜114を3000
〜6000Å形成する。 工程10……第１図（ｊ） レジストパターン115をマスクに前記層間絶縁膜114の
一部、前記シリカ系塗布膜110、及び前記ゲート酸化膜1
03の一部をエッチングし、コンタクトホール116を形成
する。 工程11……第１図（ｋ） 前記レジストパターン115を除去した後配線材料用Al
パターン117を形成する。 〔発明の効果〕 以上述べたように本発明によれば、素子分離膜と２つ
のゲート電極のそれぞれの側壁絶縁膜に対してセルフア
ラインでキャパシタ領域を形成できるとともに、２つの
ゲート電極に対し、セルフアラインでゲート電極間にコ
ンタクトホールを形成できるため、高度に半導体装置を
微細化できるという効果を有する。 さらに、２つのゲート電極間を被覆するシリカ系塗布
膜は、ゲート電極間の距離と、素子分離膜とゲート電極
間の距離の長短を規定することにより、フォトリソグラ
フィーの工程を経ることなく、基板全面にシリカ系塗布
膜をスピンコートする際に生じる膜厚差利用して、この
シリカ系塗布膜を一定膜厚除去することで形成できるの
で、半導体装置を製造する工程を短縮できるという効果
を有する。
【図面の簡単な説明】 第１図（ａ）〜（ｋ）は本発明の半導体装置の製造方法
の工程を表わす主要断面図。 101……Ｐ型半導体基板 102……素子分離用酸化膜 103……ゲート酸化膜 104……第１の多結晶シリコン膜 105……第１の窒化膜 106……熱酸化膜 107,108……Ｎ型拡散層 109……窒化膜サイドウオール 110……シリカ系塗布膜 111……キャパシタ領域 112……キャパシタ酸化膜 113……第２の多結晶シリコン 114……層間絶縁用酸化膜 115……レジストパターン 116……コンタクトホール 117……配線材料用Alパターン

Claims (1)

  1. (57)【特許請求の範囲】 １．半導体基板上に素子分離膜とゲート絶縁膜を形成す
    る工程、 上記ゲート絶縁膜上の前記素子分離膜から第１距離離間
    した位置に、上部に第１絶縁膜を有する第１ゲート電極
    を形成するとともに、前記上記ゲート絶縁膜上の前記第
    １ゲート電極から前記第１距離より短い第２距離離間
    し、かつ前記素子分離膜から前記第２距離より長い第３
    距離離間した位置に、上部に第２絶縁膜を有する第２ゲ
    ート電極を形成する工程、 前記第１ゲート電極、前記第２ゲート電極および前記素
    子分離膜をマスクとして前記半導体基板中に不純物領域
    を形成する工程、 前記第１絶縁膜と前記第１ゲート電極との側壁に第１側
    壁絶縁膜を形成する工程、 前記第２絶縁膜と前記第２ゲート電極との側壁に第２側
    壁絶縁膜を形成する工程、 前記半導体基板上全面に、スピンコートにより、前記第
    １ゲート電極と前記第２ゲート電極間には厚く、前記第
    １ゲート電極と前記素子分離膜間および前記第２ゲート
    電極と前記素子分離膜間には薄くシリカ系塗布膜を形成
    する工程、 少なくとも前記第１ゲート電極と前記第２ゲート電極間
    の前記不純物領域表面が前記シリカ系塗布膜で被覆され
    るように、前記シリカ系塗布膜を所定膜厚除去する工
    程、 前記第１ゲート電極と第２ゲート電極間の前記シリカ系
    塗布膜、前記素子分離膜、前記第１絶縁膜、前記第２絶
    縁膜、前記第１側壁膜および前記第２側壁絶縁膜をマス
    クとして、前記半導体基板をエッチングしキャパシタ領
    域となる溝部を形成する工程、 前記キャパシタ領域にキャパシタ絶縁膜とキャパシタ電
    極を形成する工程、 前記素子分離膜、前記第１絶縁膜、前記第２絶縁膜、前
    記第１側壁絶縁膜、前記第２側壁絶縁膜、前記不純物領
    域および前記キャパシタ電極上に層間絶縁膜を形成する
    工程、 前記第１絶縁膜、前記第２絶縁膜、前記第１側壁絶縁膜
    および前記第２側壁絶縁膜に対してセルフアラインとな
    るように、前記第１ゲート電極と前記第２ゲート電極間
    の前記不純物領域上の前記層間絶縁膜をエッチングする
    ことによりコンタクトホールを形成し、前記第１ゲート
    電極と前記第２ゲート電極間の前記不純物領域にコンタ
    クトする配線を形成する工程、 を有することを特徴とする半導体装置の製造方法。
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