JPS6020563A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6020563A JPS6020563A JP58128246A JP12824683A JPS6020563A JP S6020563 A JPS6020563 A JP S6020563A JP 58128246 A JP58128246 A JP 58128246A JP 12824683 A JP12824683 A JP 12824683A JP S6020563 A JPS6020563 A JP S6020563A
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- H10B12/03—Making the capacitor or connections thereto
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本気３明は半導体装置の製造方法に関し、特に多層電極
構造を有する半導体装置の層間絶縁膜の形成方法に係る
。
構造を有する半導体装置の層間絶縁膜の形成方法に係る
。
従来の二層電極構造のＭＯＳダイナミックＲＡＭの製造
方法を第１図（、）〜（ｆ）を参照して説明する。
方法を第１図（、）〜（ｆ）を参照して説明する。
まず、例えばＰ型シリコン基板１表面に選択酸化法によ
りフィールド酸化膜２を形成した後、フィールド酸化膜
２によって囲まれた素子領域表面に熱酸化により第１の
ダート酸化膜３を形成する。次に、全面に第１の多結晶
シリコン膜４を堆積した後、Ｎ型不純物を拡散し、更に
全面に第１のＣＶｌ）酸化膜５を堆積する（第１図（ａ
）図示）。次いで、図示しないホトレジスト・ぐターン
をマスクとして、これらを反応性イオンエツチングによ
り順次パターニングして、一部が素子領域の一部上にダ
ート酸化膜３を介して位置し、他の部分がフィールド酸
化膜２上に延在する第１のダート電極（キヤ・ぐシタ電
極）６及びその上に略同−寸法の第１のＣＶＤ酸化膜・
ｅｐ−ン７を形成する（同図（ｂ）図示）。つづいて、
全面に第２のＣＶＤ酸化膜８を堆積する（同図（ｃ）図
示）。次いで、反応性イオンエツチングにより基板１が
露出するまで、第２のＣＶＤ酸化膜８及びその下の第１
のゲート酸化膜３をエツチングする。この結果、第１の
ダート電極６の側面に残存ＣＶＤ酸化膜９が形成される
（同図（ｄ〕図示）。
りフィールド酸化膜２を形成した後、フィールド酸化膜
２によって囲まれた素子領域表面に熱酸化により第１の
ダート酸化膜３を形成する。次に、全面に第１の多結晶
シリコン膜４を堆積した後、Ｎ型不純物を拡散し、更に
全面に第１のＣＶｌ）酸化膜５を堆積する（第１図（ａ
）図示）。次いで、図示しないホトレジスト・ぐターン
をマスクとして、これらを反応性イオンエツチングによ
り順次パターニングして、一部が素子領域の一部上にダ
ート酸化膜３を介して位置し、他の部分がフィールド酸
化膜２上に延在する第１のダート電極（キヤ・ぐシタ電
極）６及びその上に略同−寸法の第１のＣＶＤ酸化膜・
ｅｐ−ン７を形成する（同図（ｂ）図示）。つづいて、
全面に第２のＣＶＤ酸化膜８を堆積する（同図（ｃ）図
示）。次いで、反応性イオンエツチングにより基板１が
露出するまで、第２のＣＶＤ酸化膜８及びその下の第１
のゲート酸化膜３をエツチングする。この結果、第１の
ダート電極６の側面に残存ＣＶＤ酸化膜９が形成される
（同図（ｄ〕図示）。
つづいて、露出した基板１表面に熱酸化により第２のダ
ート酸化膜１０を形成する。つづいて、全面に第２の多
結晶シリコン膜を堆積した後、パターニングして一部が
素子領域の一部上に第２のダート酸化膜１０を介して位
置し、他の一部が第１のｒ−ト電極６上にＣＶＤ酸化膜
パターン７を介して延在する第２のダート電極（トラン
スファケ゛−ト電極）１１を形成する（同図（−）図示
）。つづいて、第２のケ゛−ト電極１ノをマスクとして
利用し、Ｎ型不純物をイオン注入した後、熱処理して炉
型不純物領域１２を形成する。つづいてζ全面に第３の
ＣＶＤ酸化膜１３を堆積した後、コンタクトホール１４
を開孔する。
ート酸化膜１０を形成する。つづいて、全面に第２の多
結晶シリコン膜を堆積した後、パターニングして一部が
素子領域の一部上に第２のダート酸化膜１０を介して位
置し、他の一部が第１のｒ−ト電極６上にＣＶＤ酸化膜
パターン７を介して延在する第２のダート電極（トラン
スファケ゛−ト電極）１１を形成する（同図（−）図示
）。つづいて、第２のケ゛−ト電極１ノをマスクとして
利用し、Ｎ型不純物をイオン注入した後、熱処理して炉
型不純物領域１２を形成する。つづいてζ全面に第３の
ＣＶＤ酸化膜１３を堆積した後、コンタクトホール１４
を開孔する。
つづいて、全面にＡｔｇを蒸着した後、・やターニング
してＡｔ配線１５．・・・を形成し、ＭＯＳダイナミッ
クＲＡＭを製造する（同図（ｆ）図示）。
してＡｔ配線１５．・・・を形成し、ＭＯＳダイナミッ
クＲＡＭを製造する（同図（ｆ）図示）。
上述した従来の製造方法においては、第１のダート電極
６の側面を絶縁するために、第１図（ｂ）図示の工程で
第１のダート電極６及びその上のＣＶＤ酸化膜・ぐター
ン７を形成した後、同図（Ｃ）図示の工程で全面に第２
のＣＶＤ酸化膜８を堆積し、同図（ｄ）図示の工程で反
応性イオンエツチングによシ第１のｒ−１電極６の側面
に残存ＣＶＤ酸化膜９を形成している。この反応性イオ
ンエツチングは２０〜３０％のオーツクーエツチングが
必要とされているので、第２のＣＶＤ酸化膜８だけでな
く、同一材料であるＣＶＤ酸化膜ノ９ターン７もエツチ
ングされてし壕う。しかも、ウェハ面内でエツチングレ
ートのばらつきがあった場合には、エツチングレートの
小さい部分の膜厚は厚く、エツチングレートの大きい部
分の膜厚は薄くなってしまう。この結果、第１のケ゛−
ト電極６と第２のケ゛−ト電極１１との間の層間絶縁膜
（ＣＶＤ酸化膜・ぐターン７）に膜厚のばらつきが生じ
１層間容量がばらつく原因となり、また膜厚の薄い箇所
では層間容量が著しく犬きくなυ問題となっている。
６の側面を絶縁するために、第１図（ｂ）図示の工程で
第１のダート電極６及びその上のＣＶＤ酸化膜・ぐター
ン７を形成した後、同図（Ｃ）図示の工程で全面に第２
のＣＶＤ酸化膜８を堆積し、同図（ｄ）図示の工程で反
応性イオンエツチングによシ第１のｒ−１電極６の側面
に残存ＣＶＤ酸化膜９を形成している。この反応性イオ
ンエツチングは２０〜３０％のオーツクーエツチングが
必要とされているので、第２のＣＶＤ酸化膜８だけでな
く、同一材料であるＣＶＤ酸化膜ノ９ターン７もエツチ
ングされてし壕う。しかも、ウェハ面内でエツチングレ
ートのばらつきがあった場合には、エツチングレートの
小さい部分の膜厚は厚く、エツチングレートの大きい部
分の膜厚は薄くなってしまう。この結果、第１のケ゛−
ト電極６と第２のケ゛−ト電極１１との間の層間絶縁膜
（ＣＶＤ酸化膜・ぐターン７）に膜厚のばらつきが生じ
１層間容量がばらつく原因となり、また膜厚の薄い箇所
では層間容量が著しく犬きくなυ問題となっている。
本発明は上記事情に鑑みてなされたものであシ、第１０
ケ゛−ト電極と第２のケ゛−ト電極間の層間容量のばら
つきを抑えた高性能の半導体装置を製造し得る方法を提
供しようとするものである。
ケ゛−ト電極と第２のケ゛−ト電極間の層間容量のばら
つきを抑えた高性能の半導体装置を製造し得る方法を提
供しようとするものである。
本発明の半導体装置の製造方法は、異方性エツチングに
よυ第１のダート電極上に第１の絶縁膜パターン（例え
ばＣＶＤ酸化膜・ぐターン）及び第１の絶縁膜ノ４ター
ンに対して選択エツチング性を有する第２の絶縁膜・千
ターン（例えばＳ ｉ ３Ｎ４膜・リーン）を形成上た
後１．全面に第２の絶縁膜・リーンに対して選択エツチ
ング性を有する第３の絶縁Ｍ（例えばＣＶＤ酸化膜）を
堆積し、この第３の絶縁膜を異方性エツチングによシエ
ッチングして少なくとも第１のダート電極の側面に第３
の絶縁膜を残存はせ、更に第２のダート電極、基板と逆
導電型の不純物領域等を形成することを特徴とするもの
である。
よυ第１のダート電極上に第１の絶縁膜パターン（例え
ばＣＶＤ酸化膜・ぐターン）及び第１の絶縁膜ノ４ター
ンに対して選択エツチング性を有する第２の絶縁膜・千
ターン（例えばＳ ｉ ３Ｎ４膜・リーン）を形成上た
後１．全面に第２の絶縁膜・リーンに対して選択エツチ
ング性を有する第３の絶縁Ｍ（例えばＣＶＤ酸化膜）を
堆積し、この第３の絶縁膜を異方性エツチングによシエ
ッチングして少なくとも第１のダート電極の側面に第３
の絶縁膜を残存はせ、更に第２のダート電極、基板と逆
導電型の不純物領域等を形成することを特徴とするもの
である。
このような方法によれば、第１の絶縁膜Ａ？ターンは第
２の絶縁膜パターンによって保護されておシ、第３の絶
縁膜を異方性エツチングにょシエッチングする際、第１
の絶縁膜パターンに膜厚のばらつきが生じない。したが
って、層間容量のばらつきを少なくし、しかもその容量
を小さくすることができる。
２の絶縁膜パターンによって保護されておシ、第３の絶
縁膜を異方性エツチングにょシエッチングする際、第１
の絶縁膜パターンに膜厚のばらつきが生じない。したが
って、層間容量のばらつきを少なくし、しかもその容量
を小さくすることができる。
以下、本発明の実施例を第２図（ａ）〜（ｆ）及び嬉３
図を参照して説明する。
図を参照して説明する。
まず、Ｐ型シリコン基板２１表面に選択酸化法によｊ）
フィールド酸化Ｍ２２した後、フィールド酸化膜２２に
よって囲まれた素子領域表面に厚さ４００Ｘの第１のダ
ート酸化膜２３を形成する。次忙、全面に厚さ３・００
０．；の第１の多結晶シリコン膜２４、厚さ２０００Ｘ
の第１のＣＶＤ酸化膜（第１の絶縁膜）２５及び厚さ５
００Ｘの５１３Ｎ４膜（第２の絶縁膜）２６を順次堆積
する（第２図（ａ）図示）。つづいて、図示しないホト
レジスト・や夕〜ンをマスクとして反応性イオンエツチ
ングによシこれらを順次ノ（ターニングして、一部が素
子領域の一部上に第１のダート絶縁膜２３を介して位値
し、他の部分が寸法のＣＶＤ酸化膜パターン２８、Ｓ
ｉ ３Ｎ４膜／やターン２９を形成する（同図（ｂ）図
示）。
フィールド酸化Ｍ２２した後、フィールド酸化膜２２に
よって囲まれた素子領域表面に厚さ４００Ｘの第１のダ
ート酸化膜２３を形成する。次忙、全面に厚さ３・００
０．；の第１の多結晶シリコン膜２４、厚さ２０００Ｘ
の第１のＣＶＤ酸化膜（第１の絶縁膜）２５及び厚さ５
００Ｘの５１３Ｎ４膜（第２の絶縁膜）２６を順次堆積
する（第２図（ａ）図示）。つづいて、図示しないホト
レジスト・や夕〜ンをマスクとして反応性イオンエツチ
ングによシこれらを順次ノ（ターニングして、一部が素
子領域の一部上に第１のダート絶縁膜２３を介して位値
し、他の部分が寸法のＣＶＤ酸化膜パターン２８、Ｓ
ｉ ３Ｎ４膜／やターン２９を形成する（同図（ｂ）図
示）。
次いで、前記ホトレソストパターンを除去しり後、ＬＰ
ＣＶＤ法によシ厚さ５０００Ｘ（７）第２のＣＶＤ酸化
膜（第３の絶縁膜）３ｏを堆積する。
ＣＶＤ法によシ厚さ５０００Ｘ（７）第２のＣＶＤ酸化
膜（第３の絶縁膜）３ｏを堆積する。
このように段差を有する箇所に水平方向及び垂直方向の
堆積膜厚が一定なＬＰＣＶＤ法によるＣＶＤ酸化膜３０
を堆積すると、段差部においては基板２１面に対し垂直
方向の膜厚は厚くなる（同図〈ｃ）図示）。つづいて、
第２のＣＶＤ酸化膜３゜及びその下の第１のダート酸化
膜２３を第２のＣＶＤ酸化膜３０の膜厚程度エツチング
して基板２ノを露出させる。この結果、少なくとも第１
のケ８−ト電極２７の側面に残存ＣＶＤ酸化膜３ノが形
成される（同図（ｄ）図示）。
堆積膜厚が一定なＬＰＣＶＤ法によるＣＶＤ酸化膜３０
を堆積すると、段差部においては基板２１面に対し垂直
方向の膜厚は厚くなる（同図〈ｃ）図示）。つづいて、
第２のＣＶＤ酸化膜３゜及びその下の第１のダート酸化
膜２３を第２のＣＶＤ酸化膜３０の膜厚程度エツチング
して基板２ノを露出させる。この結果、少なくとも第１
のケ８−ト電極２７の側面に残存ＣＶＤ酸化膜３ノが形
成される（同図（ｄ）図示）。
次いで、露出した基板２１表面に厚さ約７ｏ。
Ｘの第２のダート酸化膜３２を形成する。つづいて、全
面に厚さ約３０００１の第２の多結晶シリコン膜を堆積
した後、パターニングして一部が素子領域の一部上に第
２のダート絶縁膜３２を介して位置し、他の部分が残存
ＣＶＤ酸化膜３ノ上を通過し、更に第１のケ゛−ト電極
２７上にＣＶＤ酸化膜／４’ターン２８及びＳｉ３Ｎ４
刀莫・ぐり〜ン２９を介して延在する第２のダート電極
（トランスファケ゛−ト電極）３３を形成する（同図（
、）図示）。つづいて、第２のダート電極３３をマスク
として利用し、例えば砒素をイオン注入した後、熱処理
してビット線となるＮ＋型不純物領域３４を形成する。
面に厚さ約３０００１の第２の多結晶シリコン膜を堆積
した後、パターニングして一部が素子領域の一部上に第
２のダート絶縁膜３２を介して位置し、他の部分が残存
ＣＶＤ酸化膜３ノ上を通過し、更に第１のケ゛−ト電極
２７上にＣＶＤ酸化膜／４’ターン２８及びＳｉ３Ｎ４
刀莫・ぐり〜ン２９を介して延在する第２のダート電極
（トランスファケ゛−ト電極）３３を形成する（同図（
、）図示）。つづいて、第２のダート電極３３をマスク
として利用し、例えば砒素をイオン注入した後、熱処理
してビット線となるＮ＋型不純物領域３４を形成する。
つづいて、全面に第３０ＣＶＤ酸化膜３５を堆積した後
、コンタクトホール３６．・・・を開孔する。つづいて
、全面にＡｔ膜を蒸着した後、・やターニングしでＡｔ
配線３７、・・・を形成し、ＭＯＳダイナミックＲＡＭ
を製造する（同図（ｆ）図示）。
、コンタクトホール３６．・・・を開孔する。つづいて
、全面にＡｔ膜を蒸着した後、・やターニングしでＡｔ
配線３７、・・・を形成し、ＭＯＳダイナミックＲＡＭ
を製造する（同図（ｆ）図示）。
しかして、本発明方法によれは、第２図（ｄ）図示の工
程で第２のＣＶＤ酸化膜３ｏを反応性イオンエツチング
によりエツチングして第１のケゝ−ト電極２７の側面に
残存ＣＶＤ酸化膜３ノを形成する際、第２０ＣＶＤ酸化
膜３ｏの下にはＳ １３Ｎ４膜ノ９ターン２９が存在す
るので、第１のダート電極２７上のＣＶＤ酸化膜パター
ン２８の膜減りを防止することができる。すなわち、反
応性イオンエツチングのエツチングレートはＣＦ、ガス
をエツチングガスとして用いた場合には、添加するＨ２
ガスの流量に対して第３図に示すようなエツチング特性
を示し、Ｓ ］ ０２のエツチングレートを５ｔ３Ｎ４
のエツチングレートよシ大きくとることは容易であシ、
ＣＶＤ酸化膜・ぞターフ２８がエツチングされることは
ないからである。したがって、従来の方法のように第１
０ケ゛−ト電極上の層間絶縁膜の膜厚のばらつきに起因
して層間容量がばらつくことはなくなる。一方、第１″
のダート電極２７と第２のダート電極３３の層間絶縁
膜の膜厚を２５００Ｘに設定した場合、従来のように層
間絶縁膜としてＳｉＯ２膜のみを用いたときの層間容量
と比較して、上記実施例のように８１０２膜とＳ ｉ
３Ｎ４膜との積層構造としたことによる層間容量の増加
は５ｉ０２−２０００Ｘ、５ｔ３Ｎ４＝ ５００ Ｘの
場合には約１０％、５１０２＝２３０、ＯＸ、５ｉ３Ｎ
４＝２００ｉの場合には約４チとなる。こうした層間容
量の増加は従来の方法において生じる層間絶縁膜（８１
０２膜）の膜減シによる層間容量の増加と比較するとほ
とんど問題にならない。
程で第２のＣＶＤ酸化膜３ｏを反応性イオンエツチング
によりエツチングして第１のケゝ−ト電極２７の側面に
残存ＣＶＤ酸化膜３ノを形成する際、第２０ＣＶＤ酸化
膜３ｏの下にはＳ １３Ｎ４膜ノ９ターン２９が存在す
るので、第１のダート電極２７上のＣＶＤ酸化膜パター
ン２８の膜減りを防止することができる。すなわち、反
応性イオンエツチングのエツチングレートはＣＦ、ガス
をエツチングガスとして用いた場合には、添加するＨ２
ガスの流量に対して第３図に示すようなエツチング特性
を示し、Ｓ ］ ０２のエツチングレートを５ｔ３Ｎ４
のエツチングレートよシ大きくとることは容易であシ、
ＣＶＤ酸化膜・ぞターフ２８がエツチングされることは
ないからである。したがって、従来の方法のように第１
０ケ゛−ト電極上の層間絶縁膜の膜厚のばらつきに起因
して層間容量がばらつくことはなくなる。一方、第１″
のダート電極２７と第２のダート電極３３の層間絶縁
膜の膜厚を２５００Ｘに設定した場合、従来のように層
間絶縁膜としてＳｉＯ２膜のみを用いたときの層間容量
と比較して、上記実施例のように８１０２膜とＳ ｉ
３Ｎ４膜との積層構造としたことによる層間容量の増加
は５ｉ０２−２０００Ｘ、５ｔ３Ｎ４＝ ５００ Ｘの
場合には約１０％、５１０２＝２３０、ＯＸ、５ｉ３Ｎ
４＝２００ｉの場合には約４チとなる。こうした層間容
量の増加は従来の方法において生じる層間絶縁膜（８１
０２膜）の膜減シによる層間容量の増加と比較するとほ
とんど問題にならない。
また、同じく第２図（ｄ）図示の工程で残存ＣＶＤ酸化
膜３１を形成する際、上記実施例のように段差部の高さ
と第２のＣＶＤ酸化膜３０の膜厚とをほぼ等しく設定し
ておくと、基板２１の表面と残存ＣＶＤ酸化膜３１との
なす角を約４５°とすることができる。通常１段差部が
垂直である場合、その段差をＴ、次に全面に堆積する膜
の膜厚をＳとすると、段差部側面の最大の堆積膜厚ｉｄ
見カは上（Ｔ十Ｓ）となる。この際、ＳよりＴの方が
大きいと堆積した膜をすべて除去するためには１００％
以上のオーバーエツチングが必要となる。つｔ、ｂ、第
２図（ｅ）図示の工程で第２のダート電極３３を形成す
る際、第１のダート電極２７及び層間絶縁膜の側面がほ
ぼ垂直の段差部になっていると、第２の多結晶シリコン
膜をｉ４ターニングするには１００％以上のオーバーエ
ツチングが必要となり、基板２１表面に著しくダメージ
を与えるおそれがある。一方、段差部が基板表面とθの
角度をなしている場合には段差部側面の最大膜厚はＳ／
ｃｔｓθとなシ、上述したようにθＬ；４５°の場合に
はＳ／Ｗθ＝ １．４１ Ｓとなる。すなわち、オーバ
ーエツチングは約４０チですみ基板２１表面に、誘起さ
れるダメージの程度を軽くすることができる。このよう
に基板２１表面と残存ＣＶＤ酸化膜３１の傾斜面とのな
す角は段差部の高さ及び第１のＣＶＤ酸化膜３０の膜厚
を適宜設定することによ５２０〜７０°の範囲とするこ
とが望ましい。
膜３１を形成する際、上記実施例のように段差部の高さ
と第２のＣＶＤ酸化膜３０の膜厚とをほぼ等しく設定し
ておくと、基板２１の表面と残存ＣＶＤ酸化膜３１との
なす角を約４５°とすることができる。通常１段差部が
垂直である場合、その段差をＴ、次に全面に堆積する膜
の膜厚をＳとすると、段差部側面の最大の堆積膜厚ｉｄ
見カは上（Ｔ十Ｓ）となる。この際、ＳよりＴの方が
大きいと堆積した膜をすべて除去するためには１００％
以上のオーバーエツチングが必要となる。つｔ、ｂ、第
２図（ｅ）図示の工程で第２のダート電極３３を形成す
る際、第１のダート電極２７及び層間絶縁膜の側面がほ
ぼ垂直の段差部になっていると、第２の多結晶シリコン
膜をｉ４ターニングするには１００％以上のオーバーエ
ツチングが必要となり、基板２１表面に著しくダメージ
を与えるおそれがある。一方、段差部が基板表面とθの
角度をなしている場合には段差部側面の最大膜厚はＳ／
ｃｔｓθとなシ、上述したようにθＬ；４５°の場合に
はＳ／Ｗθ＝ １．４１ Ｓとなる。すなわち、オーバ
ーエツチングは約４０チですみ基板２１表面に、誘起さ
れるダメージの程度を軽くすることができる。このよう
に基板２１表面と残存ＣＶＤ酸化膜３１の傾斜面とのな
す角は段差部の高さ及び第１のＣＶＤ酸化膜３０の膜厚
を適宜設定することによ５２０〜７０°の範囲とするこ
とが望ましい。
なお、本発明方法は上記実施例で示したような構造のダ
イナミックＲＡＭを製造する場合に限らず、他の構造の
ダイナミックＲＡＭの製造にも同様に適用できることは
勿論である。
イナミックＲＡＭを製造する場合に限らず、他の構造の
ダイナミックＲＡＭの製造にも同様に適用できることは
勿論である。
以上詳述した如く、本発明によれば第１のダート電極と
第２０ケ゛−ト電極との間の層間絶縁膜の容量のばらつ
きを抑えた高性能の半導体装置を製造し得る方法を提供
できるものである。
第２０ケ゛−ト電極との間の層間絶縁膜の容量のばらつ
きを抑えた高性能の半導体装置を製造し得る方法を提供
できるものである。
第１図（ａ）〜（ｆ）は従来のＭＯＳダイナミックＲＡ
Ｍの製造方法を示す断面図、第２図（ａ）〜（ｆ）は本
発明の実施例におけるＭＯＳダイナミックＲＡＭの製造
方法を示す断面図、第３図は反応性イオンエツチングの
エツチング特性図である。 ２ノ・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・第１のケ゛−ト酸化膜、２４・・・第
１の多結晶シリコン膜、２５・・・第１のＣＶＤ酸化膜
（第１の絶縁膜）、２６・・・５１３Ｎ４膜（第２の絶
縁膜）、２７・・第１のダート電極、２８・・・ＣＶＤ
酸化膜パターン、２９・・・Ｓｉ３Ｎ４膜ノぐターン。 ３０・・・第２のＣＶＤ酸化膜（第３の絶縁膜）、３ノ
・・・残存ＣＶＤ酸化膜、３２・・・第２０ケ９−ト酸
化膜、３３・・・第２のダート電極、３４・・・Ｎ″型
不純物領域、３５・・・第３０ＣＶＤ酸化膜、３６・・
・コンタクトホール、３７・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 第２図 第２図 第３図 Ｈ２流晋（ｃＣ／ｆ′ｎｉｎ）
Ｍの製造方法を示す断面図、第２図（ａ）〜（ｆ）は本
発明の実施例におけるＭＯＳダイナミックＲＡＭの製造
方法を示す断面図、第３図は反応性イオンエツチングの
エツチング特性図である。 ２ノ・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・第１のケ゛−ト酸化膜、２４・・・第
１の多結晶シリコン膜、２５・・・第１のＣＶＤ酸化膜
（第１の絶縁膜）、２６・・・５１３Ｎ４膜（第２の絶
縁膜）、２７・・第１のダート電極、２８・・・ＣＶＤ
酸化膜パターン、２９・・・Ｓｉ３Ｎ４膜ノぐターン。 ３０・・・第２のＣＶＤ酸化膜（第３の絶縁膜）、３ノ
・・・残存ＣＶＤ酸化膜、３２・・・第２０ケ９−ト酸
化膜、３３・・・第２のダート電極、３４・・・Ｎ″型
不純物領域、３５・・・第３０ＣＶＤ酸化膜、３６・・
・コンタクトホール、３７・・・Ａｔ配線。 出願人代理人 弁理士 鈴 江 武 彦第１図 第１図 第２図 第２図 第３図 Ｈ２流晋（ｃＣ／ｆ′ｎｉｎ）
Claims (3)
- （１）−導電型の半導体基板表面にフィールド絶縁膜に
よって囲まれた素子領域を形成する工程と、該素子領域
表面に第１のケ゛−ト絶縁膜を形成した後、全面に第１
のダート電極材料、第１の絶縁膜及び該第１の絶縁膜に
対して選択エツチング性を有する第２の絶縁膜を順次堆
積する工程と、これらを順次・やターニングして一部が
素子領域の一部上に前記第１のダート絶縁膜を介して位
置する第１のダート電極とその上に積層された第１の絶
縁膜パターン及び第２の絶縁膜パターンを形成する工程
と、全面に第２の絶縁膜・やターンに対して選択エツチ
ング性を有する第３の絶縁膜を堆積した後、異方性エン
チングにより少なくとも前記第１のケ゛−ト電極の側面
に第３の絶縁膜を残存させ、更に前記基板が露出するよ
うに前記第１のダート絶縁膜をエツチングするニーと、
露出した基板表面に第２のダート絶縁膜を形成する工程
と、全面に第２のダート電極材料を堆積した後、パター
ニングして一部が素子領域の一部上に第２のり゛−ト絶
縁膜を介して位置し、他の部分が前記第１のダート電極
上に第１の絶縁膜パターン及び第２の絶縁膜パターンを
介して延在する第２のダート電極を形成する工程と、該
第２のゲート電極をマスクとして利用し、不純物をイオ
ン注入して基板と逆導電型の不純物領域を形成する工程
とを具備したことを特徴とする半導体装置の製造方法。 - （２）第１及び第３の絶縁膜が同一材料であることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。 - （３）第１及び第３の絶縁膜がＳ ｉＯ２膜であること
を特徴とする特許請求の範囲第１項又は第２項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128246A JPS6020563A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128246A JPS6020563A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020563A true JPS6020563A (ja) | 1985-02-01 |
Family
ID=14980105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128246A Pending JPS6020563A (ja) | 1983-07-14 | 1983-07-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020563A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279461A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5111775A (en) * | 1989-12-06 | 1992-05-12 | Mitsubishi Denki K.K. | Cooling water temperature controlling apparatus |
-
1983
- 1983-07-14 JP JP58128246A patent/JPS6020563A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279461A (ja) * | 1988-09-14 | 1990-03-20 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5111775A (en) * | 1989-12-06 | 1992-05-12 | Mitsubishi Denki K.K. | Cooling water temperature controlling apparatus |
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