JP3121777B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、より詳しくはゲート、ビット線または金属膜
の形成のためのタングステンシリサイド(Tungsten Sili
cide)の上部に酸化膜を蒸着させて後続工程の影響によ
るタングステンシリサイド膜質の変形を防止したタング
ステンシリサイド積層方法に関する。
法に関し、より詳しくはゲート、ビット線または金属膜
の形成のためのタングステンシリサイド(Tungsten Sili
cide)の上部に酸化膜を蒸着させて後続工程の影響によ
るタングステンシリサイド膜質の変形を防止したタング
ステンシリサイド積層方法に関する。
【０００２】
【従来の技術】最近、半導体装置の高集積化に伴って素
子のサイズが減少し、それによりゲート電極、ビット線
(Bit Line)及び配線用金属膜は低い抵抗値をもつように
要求されている。このような仕様を満足させるために、
最近タングステンシリサイドＷＳｉ2がゲート、ビット
線及び配線用金属膜の形成に用いられている。タングス
テンシリサイドは、金属程度の低い抵抗値をもつこと
と、高温で安定な特性をもつことと、化学気相蒸着法(C
hemical Vapor Deposition)で蒸着し得ることと、パタ
ーン形成が容易であることと、酸化(Oxidation)が可能
であって以後工程との独立性(Isolation)の保障が可能
であることと、蒸着された表面が緩慢(Surface Smoothn
ess)であることと、最終金属層（アルミニウム層）との
反応性が無いことと、工程によるデバイスとウェーハま
たは装備に対する汚染のおそれが無いことと、そして良
好な特性のライフタイム(Lifetime)とを長所を有してい
る。しかし、これに反してタングステンシリサイドは酸
化膜との接着性(Adhesion)が悪く、アニーリングや高温
処理時に下部膜間のストレス(stress)でリフティング(L
ifting)が発生するという短所を有している。
子のサイズが減少し、それによりゲート電極、ビット線
(Bit Line)及び配線用金属膜は低い抵抗値をもつように
要求されている。このような仕様を満足させるために、
最近タングステンシリサイドＷＳｉ2がゲート、ビット
線及び配線用金属膜の形成に用いられている。タングス
テンシリサイドは、金属程度の低い抵抗値をもつこと
と、高温で安定な特性をもつことと、化学気相蒸着法(C
hemical Vapor Deposition)で蒸着し得ることと、パタ
ーン形成が容易であることと、酸化(Oxidation)が可能
であって以後工程との独立性(Isolation)の保障が可能
であることと、蒸着された表面が緩慢(Surface Smoothn
ess)であることと、最終金属層（アルミニウム層）との
反応性が無いことと、工程によるデバイスとウェーハま
たは装備に対する汚染のおそれが無いことと、そして良
好な特性のライフタイム(Lifetime)とを長所を有してい
る。しかし、これに反してタングステンシリサイドは酸
化膜との接着性(Adhesion)が悪く、アニーリングや高温
処理時に下部膜間のストレス(stress)でリフティング(L
ifting)が発生するという短所を有している。
【０００３】従って、ゲートを形成しようとする場合、
前述した短所を補完するために、ポリシリコン膜にタン
グステンシリサイドを蒸着する工程はまずポリシリコン
膜上の残余酸化物または自然酸化物を除去した後行われ
た。そして、タングステンシリサイド／ポリシリコン配
線はパターニング(Patterning)後酸化膜を蒸着させ、高
温のアニーリングでタングステンシリサイドの酸化膜に
対する接着性を増進させて熱膨張(Thermal Expansions)
の差によるタングステンシリサイド／ポリシリコン膜質
を酸化膜で押さえることにより、ストレスによるリフテ
ィングを防止した。
前述した短所を補完するために、ポリシリコン膜にタン
グステンシリサイドを蒸着する工程はまずポリシリコン
膜上の残余酸化物または自然酸化物を除去した後行われ
た。そして、タングステンシリサイド／ポリシリコン配
線はパターニング(Patterning)後酸化膜を蒸着させ、高
温のアニーリングでタングステンシリサイドの酸化膜に
対する接着性を増進させて熱膨張(Thermal Expansions)
の差によるタングステンシリサイド／ポリシリコン膜質
を酸化膜で押さえることにより、ストレスによるリフテ
ィングを防止した。
【０００４】しかし、ＬＤＤ(Lightly Doped Drains)構
造のゲートを形成するために、図２（Ａ）及び図２
（Ｂ）のようにタングステンシリサイド１Ｏ／ポリシリ
コン１２が蒸着された膜をゲート形成のためのプロファ
イルにエッチングし、酸化膜１４を蒸着した後アニーリ
ングするとき、アニーリングが不充分であれば、図２
（Ｃ）のスペーサ１６の形成のためのエッチング後図２
（Ｄ）のように上部に他の膜が形成される過程でタング
ステンシリサイド１０がポリシリコン１２からリフトさ
れる現象が発生した。
造のゲートを形成するために、図２（Ａ）及び図２
（Ｂ）のようにタングステンシリサイド１Ｏ／ポリシリ
コン１２が蒸着された膜をゲート形成のためのプロファ
イルにエッチングし、酸化膜１４を蒸着した後アニーリ
ングするとき、アニーリングが不充分であれば、図２
（Ｃ）のスペーサ１６の形成のためのエッチング後図２
（Ｄ）のように上部に他の膜が形成される過程でタング
ステンシリサイド１０がポリシリコン１２からリフトさ
れる現象が発生した。
【０００５】尚、図３（Ａ）に示すように、ゲートのプ
ロファイルを臼形状に形成する場合、タングステンシリ
サイド膜１２の上部に図３（Ｂ）及び図３（Ｃ）のよう
な過程によって酸化膜１４を蒸着し、スペーサ１６を形
成するが、この過程で露出されたタングステンシリサイ
ドの上端部に部分的な酸化不均衡が発生して瘤のように
タングステンシリサイドが成長して落ちる不良が発生し
た。
ロファイルを臼形状に形成する場合、タングステンシリ
サイド膜１２の上部に図３（Ｂ）及び図３（Ｃ）のよう
な過程によって酸化膜１４を蒸着し、スペーサ１６を形
成するが、この過程で露出されたタングステンシリサイ
ドの上端部に部分的な酸化不均衡が発生して瘤のように
タングステンシリサイドが成長して落ちる不良が発生し
た。
【０００６】一方、前述した２つの問題点を解決するた
めに、図４（Ａ）及び図４（Ｂ）のように、ゲートのプ
ロファイル側面にスペーサ１６を形成した後、タングス
テンシリサイドの上部を酸化１８させながらアニーリン
グを行うが、このとき領域別にポリシリコンの消費量に
差ができて図４（Ｃ）のようにタングステンシリサイド
／ポリシリコン膜の表面にエンボシング(Embossing)が
形成される。
めに、図４（Ａ）及び図４（Ｂ）のように、ゲートのプ
ロファイル側面にスペーサ１６を形成した後、タングス
テンシリサイドの上部を酸化１８させながらアニーリン
グを行うが、このとき領域別にポリシリコンの消費量に
差ができて図４（Ｃ）のようにタングステンシリサイド
／ポリシリコン膜の表面にエンボシング(Embossing)が
形成される。
【０００７】
【発明が解決しようとする課題】従って、前述したタン
グステンシリサイド膜のリフティング、タングステンシ
リサイドの瘤形状の成長及び非正常的なポリシリコンの
消費(Consume)のため、タングステンシリサイド膜質を
蒸着して素子にゲート、ビット線及び金属膜を形成させ
るのが難しいという問題点があった。
グステンシリサイド膜のリフティング、タングステンシ
リサイドの瘤形状の成長及び非正常的なポリシリコンの
消費(Consume)のため、タングステンシリサイド膜質を
蒸着して素子にゲート、ビット線及び金属膜を形成させ
るのが難しいという問題点があった。
【０００８】本発明の目的は、素子形成のために積層さ
れるタングステンシリサイドの上部に酸化膜を蒸着させ
た後アニーリング、蒸着及びエッチングなどの後続過程
を進行させることにより、リフティング、瘤及びシリコ
ン過消費による膜質のエンボシングを防止するための半
導体装置のタングステンシリサイド積層方法を提供する
ことにある。
れるタングステンシリサイドの上部に酸化膜を蒸着させ
た後アニーリング、蒸着及びエッチングなどの後続過程
を進行させることにより、リフティング、瘤及びシリコ
ン過消費による膜質のエンボシングを防止するための半
導体装置のタングステンシリサイド積層方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明による半導体装置の製造方法は、タングステ
ンシリサイド膜を蒸着する工程を含む半導体装置の製造
方法であって、ポリシリコン膜が形成された半導体基板
上にタングステンシリサイド膜を蒸着するタングステン
シリサイド膜蒸着工程と、前記タングステンシリサイド
膜上に第１酸化膜を蒸着する第１酸化膜蒸着工程と、前
記第１酸化膜と前記タングステンシリサイド膜と前記ポ
リシリコン膜とをエッチングすることにより所定のゲー
ト電極を形成するゲート電極形成工程と、前記ゲート電
極が形成された半導体基板全面にスペーサ形成用の第２
酸化膜を蒸着する第２酸化膜蒸着工程と、前記第２酸化
膜が蒸着された半導体基板を酸素または窒素ガス雰囲気
下でアニーリングするアニーリング工程と、前記アニー
リング後の前記第２酸化膜をエッチバックして前記ゲー
ト電極の側壁に酸化膜スペーサを形成するスペーサ形成
工程と、を含むものである。また、別の本発明による半
導体装置の製造方法は、タングステンシリサイド膜を蒸
着する工程を含む半導体装置の製造方法であって、ポリ
シリコン膜が形成された半導体基板上にタングステンシ
リサイド膜を蒸着するタングステンシリサイド膜蒸着工
程と、前記タングステンシリサイド膜上に第１酸化膜を
蒸着する第１酸化膜蒸着工程と、前記第１酸化膜と前記
タングステンシリサイド膜と前記ポリシリコン膜とをエ
ッチングすることにより所定のゲート電極を形成するゲ
ート電極形成工程と、前記ゲート電極が形成された半導
体基板全面にスペーサ形成用の第２酸化膜を蒸着する第
２酸化膜蒸着工程と、前記第２酸化膜をエッチバックし
て前記ゲート電極の側壁に酸化膜スペーサを形成するス
ペーサ形成工程と、前記酸化膜スペーサが形成された半
導体基板を酸素または窒素ガス雰囲気下でアニーリング
するアニーリング工程と、を含むものである。
め、本発明による半導体装置の製造方法は、タングステ
ンシリサイド膜を蒸着する工程を含む半導体装置の製造
方法であって、ポリシリコン膜が形成された半導体基板
上にタングステンシリサイド膜を蒸着するタングステン
シリサイド膜蒸着工程と、前記タングステンシリサイド
膜上に第１酸化膜を蒸着する第１酸化膜蒸着工程と、前
記第１酸化膜と前記タングステンシリサイド膜と前記ポ
リシリコン膜とをエッチングすることにより所定のゲー
ト電極を形成するゲート電極形成工程と、前記ゲート電
極が形成された半導体基板全面にスペーサ形成用の第２
酸化膜を蒸着する第２酸化膜蒸着工程と、前記第２酸化
膜が蒸着された半導体基板を酸素または窒素ガス雰囲気
下でアニーリングするアニーリング工程と、前記アニー
リング後の前記第２酸化膜をエッチバックして前記ゲー
ト電極の側壁に酸化膜スペーサを形成するスペーサ形成
工程と、を含むものである。また、別の本発明による半
導体装置の製造方法は、タングステンシリサイド膜を蒸
着する工程を含む半導体装置の製造方法であって、ポリ
シリコン膜が形成された半導体基板上にタングステンシ
リサイド膜を蒸着するタングステンシリサイド膜蒸着工
程と、前記タングステンシリサイド膜上に第１酸化膜を
蒸着する第１酸化膜蒸着工程と、前記第１酸化膜と前記
タングステンシリサイド膜と前記ポリシリコン膜とをエ
ッチングすることにより所定のゲート電極を形成するゲ
ート電極形成工程と、前記ゲート電極が形成された半導
体基板全面にスペーサ形成用の第２酸化膜を蒸着する第
２酸化膜蒸着工程と、前記第２酸化膜をエッチバックし
て前記ゲート電極の側壁に酸化膜スペーサを形成するス
ペーサ形成工程と、前記酸化膜スペーサが形成された半
導体基板を酸素または窒素ガス雰囲気下でアニーリング
するアニーリング工程と、を含むものである。
【００１０】上記エッチングについては、たとえば、ま
ず酸化膜をフォトレジストマスキングを用いてエッチン
グし、タングステンシリサイド／ポリシリコンを前記エ
ッチングされた酸化膜をマスクとしてエッチングするこ
とができるし、あるいは、フォトレジストマスキングを
用いて全体をエッチングすることもできる。なお、前記
酸化膜は、４２０℃以下の低温で蒸着することが望まし
い。
ず酸化膜をフォトレジストマスキングを用いてエッチン
グし、タングステンシリサイド／ポリシリコンを前記エ
ッチングされた酸化膜をマスクとしてエッチングするこ
とができるし、あるいは、フォトレジストマスキングを
用いて全体をエッチングすることもできる。なお、前記
酸化膜は、４２０℃以下の低温で蒸着することが望まし
い。
【００１１】そして、前記膜をエッチングしてゲートを
形成し、ここにスペーサを形成した後、前記スペーサを
エッチバックさせる前または後にタングステンシリサイ
ドをアニーリングすることができる。この時、前記のア
ニーリング工程は８５０℃乃至１１５０℃の雰囲気で酸
素または窒素ガスを供給する拡散工程を用いるのが望ま
しい。これにより、タングステンシリサイドは酸化膜に
よって上部に形成される膜質のストレスが緩和されて伝
達を押さえることによりリフティングを防止し、且つ酸
化膜によってシリコンの消費を防止して瘤形状またはエ
ンボシングのような奇形が発生しないようにする。
形成し、ここにスペーサを形成した後、前記スペーサを
エッチバックさせる前または後にタングステンシリサイ
ドをアニーリングすることができる。この時、前記のア
ニーリング工程は８５０℃乃至１１５０℃の雰囲気で酸
素または窒素ガスを供給する拡散工程を用いるのが望ま
しい。これにより、タングステンシリサイドは酸化膜に
よって上部に形成される膜質のストレスが緩和されて伝
達を押さえることによりリフティングを防止し、且つ酸
化膜によってシリコンの消費を防止して瘤形状またはエ
ンボシングのような奇形が発生しないようにする。
【００１２】
【発明の実施の形態】本発明による一実施例は、図１の
ＬＤＤ構造のゲート形成のための積層において、タング
ステンシリサイドの上部に酸化膜を形成させるものであ
る。即ち、実施例では図１（Ａ）に示すように、基板２
０の上部に酸化膜２２とポリシリコン膜２４とタングス
テンシリサイド膜２６と酸化膜２８（第１酸化膜）を順
次積層し、これらの膜を図１（Ｂ）のようなゲート電極
にエッチングする。そして、酸化膜２８は、下部膜質と
の熱膨張度及びストレスに対する相関関係を考慮して、
４２０℃以下の低温で蒸着させるのが望ましい。
ＬＤＤ構造のゲート形成のための積層において、タング
ステンシリサイドの上部に酸化膜を形成させるものであ
る。即ち、実施例では図１（Ａ）に示すように、基板２
０の上部に酸化膜２２とポリシリコン膜２４とタングス
テンシリサイド膜２６と酸化膜２８（第１酸化膜）を順
次積層し、これらの膜を図１（Ｂ）のようなゲート電極
にエッチングする。そして、酸化膜２８は、下部膜質と
の熱膨張度及びストレスに対する相関関係を考慮して、
４２０℃以下の低温で蒸着させるのが望ましい。
【００１３】図１（Ｂ）に示すようにゲート電極を形成
するために、図１（Ａ）の積層された膜のエッチングは
マスキング技術を用いて行うことができる。この時、マ
スキング技術は次に示すようである。即ち、酸化膜２８
の上部にフォトレジストをコーティングした後、写真及
び現象工程によってパターンを決定し、パターンをもた
フォトレジストをマスクとして酸化膜２８をエッチング
し、フォトレジストをストリッピングした後露出される
酸化膜２８をマスクとしてタングステンシリサイド及び
ポリシリコン膜２４，２６をエッチングする。
するために、図１（Ａ）の積層された膜のエッチングは
マスキング技術を用いて行うことができる。この時、マ
スキング技術は次に示すようである。即ち、酸化膜２８
の上部にフォトレジストをコーティングした後、写真及
び現象工程によってパターンを決定し、パターンをもた
フォトレジストをマスクとして酸化膜２８をエッチング
し、フォトレジストをストリッピングした後露出される
酸化膜２８をマスクとしてタングステンシリサイド及び
ポリシリコン膜２４，２６をエッチングする。
【００１４】一方、酸化膜２８の上部にフォトレジスト
をコーティングした後、写真及び現像工程によってパタ
ーンを決定し、このようにパターンを有するフォトレジ
ストをマスクとしてポリシリコン２４、タングステンシ
リサイド２６及び酸化膜２８をエッチングするマスキン
グ技術を適用することができる。前述した方法でエッチ
ングされたゲートの上部にスペーサ形成のための酸化膜
３０（第２酸化膜）を図１（Ｃ）のように蒸着させた後
エッチングすると、図１（Ｄ）のようにスペーサ３２が
形成される。
をコーティングした後、写真及び現像工程によってパタ
ーンを決定し、このようにパターンを有するフォトレジ
ストをマスクとしてポリシリコン２４、タングステンシ
リサイド２６及び酸化膜２８をエッチングするマスキン
グ技術を適用することができる。前述した方法でエッチ
ングされたゲートの上部にスペーサ形成のための酸化膜
３０（第２酸化膜）を図１（Ｃ）のように蒸着させた後
エッチングすると、図１（Ｄ）のようにスペーサ３２が
形成される。
【００１５】そして、酸化膜２８はタングステンシリサ
イド膜２６との接着性を改善するためにアニーリング工
程を行わなければならない。アニーリング工程は８５０
℃〜１１５０℃の雰囲気で酸素または窒素ガスを供給す
る拡散工程を用いて行うことができ、アニーリング工程
の時点は制作者の意図によって選択することができる。
即ち、アニーリングは前記膜をエッチングした図１
（Ｂ）の時点、即ちエッチングでスペーサ３２を形成す
る前、または図１（Ｄ）の時点、即ちスペーサ３２を形
成した後に行うことができる。そして、スペーサを形成
した後、スペーサをエッチバックさせる前または後にア
ニーリングを行うことができる。
イド膜２６との接着性を改善するためにアニーリング工
程を行わなければならない。アニーリング工程は８５０
℃〜１１５０℃の雰囲気で酸素または窒素ガスを供給す
る拡散工程を用いて行うことができ、アニーリング工程
の時点は制作者の意図によって選択することができる。
即ち、アニーリングは前記膜をエッチングした図１
（Ｂ）の時点、即ちエッチングでスペーサ３２を形成す
る前、または図１（Ｄ）の時点、即ちスペーサ３２を形
成した後に行うことができる。そして、スペーサを形成
した後、スペーサをエッチバックさせる前または後にア
ニーリングを行うことができる。
【００１６】従って、ゲート形成のために蒸着されたタ
ングステンシリサイドを酸化膜が高温工程や膜質の蒸着
時に発生する熱膨張度の差及びストレスを緩和して押さ
える。そして、スペーサのエッチバック後にタングステ
ンシリサイドの上部と基板の上部に形成される酸化膜の
厚さに差が生じるので、スペーサをエッチバックした後
にもタングステンシリサイドは現れなくて、後続する膜
進行によってリフティングされない。
ングステンシリサイドを酸化膜が高温工程や膜質の蒸着
時に発生する熱膨張度の差及びストレスを緩和して押さ
える。そして、スペーサのエッチバック後にタングステ
ンシリサイドの上部と基板の上部に形成される酸化膜の
厚さに差が生じるので、スペーサをエッチバックした後
にもタングステンシリサイドは現れなくて、後続する膜
進行によってリフティングされない。
【００１７】そして、酸化膜を再成長(Regrow)させると
きに薄いタングステンシリサイド上の酸化膜によってタ
ングステンシリサイドの酸化が防止されるので、タング
ステンシリサイドの局部的な酸化程度の差異が防止され
る。従って、瘤形状の奇形的な不良及びポリシリコンの
過消費を防止することができる。このため、ポリシリコ
ンの過消費防止によってタングステンシリサイドの表面
にエンボシングが形成されず、これによって表面が平坦
化される。
きに薄いタングステンシリサイド上の酸化膜によってタ
ングステンシリサイドの酸化が防止されるので、タング
ステンシリサイドの局部的な酸化程度の差異が防止され
る。従って、瘤形状の奇形的な不良及びポリシリコンの
過消費を防止することができる。このため、ポリシリコ
ンの過消費防止によってタングステンシリサイドの表面
にエンボシングが形成されず、これによって表面が平坦
化される。
【００１８】
【発明の効果】従って、本発明は、リフティング、瘤及
びエンボシングが発生しないので、ゲート、ビット線及
び配線などで良好にタングステンシリサイド膜が形成さ
れるので、素子の信頼度と歩留まりを向上させる効果が
ある。本発明は以上記載された具体例についてのみ詳細
に説明されたが、本発明の技術思想の範囲内で多様な変
形及び修正が可能なのは当業者には明らかなことであ
り、このような変形及び修正が添付の特許請求の範囲に
属するのは当然なことである。
びエンボシングが発生しないので、ゲート、ビット線及
び配線などで良好にタングステンシリサイド膜が形成さ
れるので、素子の信頼度と歩留まりを向上させる効果が
ある。本発明は以上記載された具体例についてのみ詳細
に説明されたが、本発明の技術思想の範囲内で多様な変
形及び修正が可能なのは当業者には明らかなことであ
り、このような変形及び修正が添付の特許請求の範囲に
属するのは当然なことである。
【図１】（Ａ）乃至（Ｄ）は本発明による半導体装置製
造方法の実施例を示す断面図。
造方法の実施例を示す断面図。
【図２】（Ａ）乃至（Ｄ）は従来の技術による半導体装
置のゲートポリ形成時のリフト現象を示す断面図。
置のゲートポリ形成時のリフト現象を示す断面図。
【図３】（Ａ）乃至（Ｃ）は従来の技術による半導体装
置のゲートポリ形成時の瘤現象を示す断面図。
置のゲートポリ形成時の瘤現象を示す断面図。
【図４】（Ａ）乃至（Ｃ）は従来の技術による半導体装
置のゲートポリ形成時にポリシリコンの過消費でエンボ
シングされるのを示す断面図。
置のゲートポリ形成時にポリシリコンの過消費でエンボ
シングされるのを示す断面図。
２０ 基板 ２２ 酸化膜 ２４ ポリシリコン膜 ２６ タングステンシリサイド膜 ２８ 酸化膜 ３２ スペーサ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｇ (56)参考文献 特開 昭63−227060（ＪＰ，Ａ) 特開 平４−7826（ＪＰ，Ａ) 特開 平７−66146（ＪＰ，Ａ) 特開 昭64−42175（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 タングステンシリサイド膜を蒸着する工
程を含む半導体装置の製造方法において、 ポリシリコン膜が形成された半導体基板上にタングステ
ンシリサイド膜を蒸着するタングステンシリサイド膜蒸
着工程と、 前記タングステンシリサイド膜上に第１酸化膜を蒸着す
る第１酸化膜蒸着工程と、 前記第１酸化膜と前記タングステンシリサイド膜と前記
ポリシリコン膜とをエッチングすることにより所定のゲ
ート電極を形成するゲート電極形成工程と、 前記ゲート電極が形成された半導体基板全面にスペーサ
形成用の第２酸化膜を蒸着する第２酸化膜蒸着工程と、 前記第２酸化膜が蒸着された半導体基板を酸素または窒
素ガス雰囲気下でアニーリングするアニーリング工程
と、 前記アニーリング後の前記第２酸化膜をエッチバックし
て前記ゲート電極の側壁に酸化膜スペーサを形成するス
ペーサ形成工程と、 を含んでいることを特徴とする半導体装置の製造方法。 - 【請求項２】 前記ゲート電極形成工程における前記エ
ッチングが、前記第１酸化膜をフォトレジストマスキン
グを用いてエッチングしたのち、このエッチング後の第
１酸化膜をマスクとして前記タングステンシリサイド膜
と前記ポリシリコン膜とをエッチングすることにより行
われる請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記ゲート電極形成工程における前記エ
ッチングが、前記第１酸化膜と前記タングステンシリサ
イド膜と前記ポリシリコン膜のすべてをフォトレジスト
マスキングを用いてエッチングすることにより行われる
請求項１記載の半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960024616A KR100219416B1 (ko) | 1996-06-27 | 1996-06-27 | 반도체장치 제조방법 |
| KR1996-24616 | 1996-06-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1050704A JPH1050704A (ja) | 1998-02-20 |
| JP3121777B2 true JP3121777B2 (ja) | 2001-01-09 |
Family
ID=19463951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08320072A Expired - Fee Related JP3121777B2 (ja) | 1996-06-27 | 1996-11-29 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3121777B2 (ja) |
| KR (1) | KR100219416B1 (ja) |
| TW (1) | TW348285B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100482751B1 (ko) | 2002-12-27 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63227060A (ja) * | 1987-03-17 | 1988-09-21 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6442175A (en) * | 1987-08-07 | 1989-02-14 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPH047826A (ja) * | 1990-04-25 | 1992-01-13 | Fuji Xerox Co Ltd | 半導体装置の製造方法 |
-
1996
- 1996-06-27 KR KR1019960024616A patent/KR100219416B1/ko not_active IP Right Cessation
- 1996-11-29 JP JP08320072A patent/JP3121777B2/ja not_active Expired - Fee Related
- 1996-12-02 TW TW085114846A patent/TW348285B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100219416B1 (ko) | 1999-09-01 |
| TW348285B (en) | 1998-12-21 |
| KR980005556A (ko) | 1998-03-30 |
| JPH1050704A (ja) | 1998-02-20 |
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