JPH02211633A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分計） 本発明は半導体装置に係り、特にＭＯＳ）ランジスタの
構造及び製造方法ｔこ関する。

トランジスタの微細化が要求される。この要求に伴りて
ゲート電極とソーストノインコンタクトとの距離の縮小
が成されている。その１つとして本発明者により既に出
願された特願昭６３−２４６４１１号記載のＭ（ＪＳト
ランジスタがある。第４図は。

（ｊ体ｆｊｉｌｆ、に工程順に断面図で示したものであ
る。

通常のＬＯＧＯ８′法１こより素子分離領域２１を形成
し、素子領域２２番こゲート絶縁膜となる酸化シリコン
膜２３と形成した後、全面に不純物と眩んだ多結晶シリ
コンを堆積し、その上蛋こＣＶＤ絶縁膜２４を堆積して
ゲート電極２５とパターニングする。そして、更にＣＶ
Ｄ絶縁喚２６２堆積した後。

異方性エツチングによりエツチングし、ゲート電極２５
の側壁ｌこのみ残す。次に、イオン注入法によりソース
・ドレインとなる拡散＠２７を形成し。

全面を酸化した後に、多結晶シリコン２８を全面に堆積
し、層間絶縁膜を９Ｐ形成する。（第４図（ａ）） 次に、フォトリングラフィ技術によりレジストパターン
を形成し、これをマスクとして層間絶縁膜２９とエツチ
ングしコンタクト孔を形成する。

このときマスクの合わせずれが生じても多結晶シリコン
２８がストッパとなり、ゲート絶縁１屡やゲート電極が
露呈することはないためダメージ？受けることはない。

この後、コンタクト孔底部の多結晶シリコン２８２エツ
チング除去し全面にＣＶＤ絶縁嗅絶縁膜：堆積する。（
第４図（ｂ））次（こ、ＣＶＤ絶縁膜３０と異方性エツ
チングにより、コンタクト孔の側壁にのみ残し、Ａ／配
線３１を形成する。このとき１周辺に残りた多結晶シリ
コンは、少なくとも全面番こＣＶＤ絶縁膜３０を堆積し
た後に、酸素雰囲気中で加熱する酸化工程と経て酸化シ
リコン膜３２となるため、残留して何らかの問題とひき
おこすようなことはない。

（第４図ｔｃ′ｊ） 以上の様な半導体［１こぢいては、素子領域の面積がま
すます縮小する（こ従りてゲート側壁Ｑこ残す絶縁膜の
膜厚２も充分薄膜化し少しでもコンタクト抵抗を下げる
様をこしなければならない。

この時、従来の構造では、ゲート電極はほぼ垂直にパタ
ーニングされ側壁に残す絶縁膜は、上側に行くに従りて
より薄膜となるため、第４図［０）のＯ印の部分におい
てゲート′ｌｉ！極とＡＡ’配線との距離が最も短かく
なりこの部分で両者がシタートシてしまう心配が考えら
れる。ゲート成極の形状がこの部分で角ぼっていること
も電界集中をおこし耐圧劣化につながる。

以上の様に、従来ではゲート成極とＡｌ配線との間の絶
縁膜の耐圧がゲート電極の上側の角の部分で悪化するた
め光分に薄膜比が出来ずこれが素子の微細化の妨げとな
っていた。

（発明が解決しようとする課題） 以上の様に、従来のＭＯＳトランジスタの製造方法に２
いては、ゲート電極とＡＪ配線との距離を充分微細にす
ることが困離であった。本発明はこの様な問題を解決し
たＭＯＳトランジスタの構造及び製造方法を提供するこ
とを目的とする。

〔発明の構成〕

（課題を解決するための手段） 本発明は上記事情Ｑこ鑑みて為されたもので、半導体基
板上にゲート絶縁膜２介して形成さｎた台形状断面のゲ
ート電極と、このゲート電極上（こゲート電極上面より
巾広（こ形成された絶縁膜とこの絶縁膜から前記ゲート
電極の側面にわたって形成された側壁絶縁膜と２具備し
たことを特徴とする半導体装１！ｆと提供する。

また、半導体基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上ｌこ導体膜次いで絶縁膜パターン？
形成する工程と、前記導体膜を等方性のエツチング奢こ
続いて異方性のエツチングを用いて台形状断面のゲート
絶縁膜に加工する工程と。

前記絶縁膜パターンから前記ゲート電極の側面にわたつ
て側壁絶縁膜を形成する工程と２具備したことを特徴と
する半導体装置の製造方法を提供する。

（作用） この様に１本発明の半導体装置は、絶縁膜の下のゲート
電極が上部にテーパ紮持つ台形状断面を持ち、このゲー
ト電極の側面ｌこ側壁絶縁膜が形成されている。従りて
ゲート電極の上側の角部での側壁絶縁膜の厚さが光分確
保できＭＯＳトランジスタの微細化と図りた場合でも電
界集中を防ぐことができると共ＩＣ，ＡＩ配線とのシー
ートも防ぐことが可能となる。

（実施例） 以下、本発明の実施例３図面を参照して説明する。

第１図は本発明の実施例の半導体装置の断面図である。

Ｐ型半導体基板ｌ上には１通常のＬＯＣＯ８法などによ
り素子分離領域２が形成されている。また、Ｐ型半導体
基板ｌ上の素子形成領域の所定立＃（こはゲート酸化＠
３が形成されている。更に、このゲート酸化嗅３上憂こ
１台形状断面の導体膜、例えばリンを高濃度に拡散させ
た多結晶シリコンから成るゲート′成極４が形成されて
いる。このゲート電極４上には、ゲート屯極４上面より
巾広の厚さ５０００Ａの絶縁＠５が形成されている。Ｃ
の絶縁＠５からゲート電極４の１１１１面１こわたりて
例えば。

ＬＰ−ＣＶＤ酸化膜から成る側壁絶縁膜６が形成されて
いる。この絶縁膜５上の所定の位置がら側壁絶縁膜６．
ソース・ドレイン領域７及び素子分離領域２の一部にわ
たってＰ型半導体基板１とのコンタクト８図るため−こ
不純物がイオン注入された多結晶シリコンから成るパッ
ド＠８が形成されている。また、絶縁＠５及び素子分離
領域２￥−覆りて１−間絶縁嗅９が形成され、更昏こ、
絶縁膜５上の層間絶縁膜９からソース・ドレイン領域７
上のパッドｊ−８．素子分離領域２上の層間絶縁膜９擾
こわたりてＡ７１等の配＠ｌＯが形成されている。

以上の様な構造の半導体装置では、ゲート電極４の上部
がテーパと持りており上側の角がけずられた形状となっ
ているため、ゲート電極４の側面に残置させた側壁絶縁
膜６の膜厚がこの角の部分で薄くなるの３防ぐことが可
能となり、この部分での電界の果中が緩和され耐圧が確
保できるので側壁絶縁膜６の膜厚と極限まで薄くでき、
微細なトランジスタが形成できることになる。

第２図は本発明の実施例の半導体装置の製造工程を工程
順（こ断面図で示したものである。

まず、比抵抗５Ω・ｃｍ程度のＰ型半導体基板１に例え
ば通常のＬＯＣＯ８法などにより素子分離領域２２形成
する。次に必要ｆこ応じて素子形成領域に閾値制御のた
めのイオン注入２行なう。次ｌこＰ型半導体基板１上の
素子形成領域にゲート酸化膜３）１０ｎｍ程度形成し、
続いて厚さ３５０　ｎｍ程度の多結晶シリコン嗅及び厚
さ３００ｎｍ程度のＣＶＤ酸化膜より成る絶縁膜５と堆
積する。（第２図（ａ）） 次に、フォトリソグラフィ技術と異方性エツチング技術
により、絶縁膜５とゲート電極４形成領域上にのみ残す
。次１こ多結晶シリコン嗅が露出したところで、絶縁膜
５とマスク番こしてケミカルドライエツチング法等ｌこ
よる等方性エツチング技術をこより多結晶シリコン＠と
少なくとも全部エツチング除去されない様にエツチング
する。（第２図（ｂ）） 次に、絶縁膜５とマスク０こして異方性エツチング技術
番こより残った多結晶シリコン僕ヲエッチングする。以
上により、ゲート電極４０Ｆ側の角がとれた形状で、ゲ
ート電極４が形成される（筆２図（Ｃ）） 次Ｉｃ、全面１ｃＬＰ−ＣＶＤ酸化嗅を厚さ１０１００
ｎ度堆積し異方性エツチング３行なうことζこよりゲー
トの測面にのみ側壁絶縁膜６と残す。この時、この異方
性エツチングのオーバエツチングにより、ソース・ドレ
イン領域のＰ型半導体基板１が露出することになる。次
Ｏζ全面に多結晶シリコンと堆積し不純物ｅイオン注入
した後、フォトリソグラフィ技術と異方性エツチング技
術（こより絶縁膜５上の所定の位置から側壁絶縁膜６．
ソース・ドレイン領域７及び素子分離領域２の一部（こ
わたりてパッド＠８２形成する。このパッド＠８は、ゲ
ート電極４側壁を覆う様に形成さｎるため。

この後のコンタクトの穴が合わせずれ（こよりずれによ
りずれてもゲート電極４１こシ冒−卜するの２防ぐこと
になる。また、このパッド層８は素子分離領域２＃こも
はり出してバターニングされるため。

ら コンタクトが素子分離領域２上に接して開けれることに
よるいわゆる突き抜は現象３防ぐことになる。よりて、
微細なＭＯ８Ｉ−ランジスタでもコンタクトのパターニ
ングが比較的容易に行なえる。

次ｔこ、絶縁膜５からパッド層及び素子分離領域全面に
ＣＶＤ法等ｌこよりシリコン酸化＠２堆積後。

フォトリソグラフィ技術と異方性エツチング技術により
絶縁膜５及び素子分離領域２Ｂ覆りた１間絶縁’ｌ１９
Ｆ形成する。更に絶縁膜５上の層間絶縁膜９の′４ｇ１
Ｓからソース・ドレイン領域７上のパッド層８及び素子
分離領域２上の層間絶縁膜９の端部にわたつてＡＪ等の
配線を形成する。（第２図（ｄ）） 以上の様な半導体装置の製造方法をこ２いては。

ゲート成極４の側面に残した側壁絶＃Ｉ模６の膜厚がこ
の角の部分で薄くなるのと防ぐことができ、ゲート成極
４の上側の角がけずられた形状ｆこなりている電界集中
が緩和され、Ｉａｌｌ壁絶縁膜の膜厚２極限まで薄くで
き、微細なトランジスタが形成できることになる。

第３図は本発明の実施例の変形例を示す半導体装置の断
面図である。

第２図（ｃ）　ｋこ示す工程まで終了後、更に、等方性
エツチング技術２用いて多結晶シリコン模とエツチング
することをこより、＄　２１ｖ　（ｃ）で示されたわず
かな角をとり％滑らかな順テーパ形状のゲート電極４を
形成する。次に、第２図（ｄ）に示す工程番こより、（
ＩＩｌ壁絶Ｒ嗅６を形成する。

以上の様な半導体装置の製造方法（こぢいては、側壁絶
縁膜６の膜厚はどこでもほぼ同程度にすることができ電
界集中が緩和されると共（こ、側壁絶縁膜６の膜厚２極
限まで薄くでき、微細なトランジスタと形成することが
でき、また信頼性も増すことになる。

また１本実施例の絶縁膜５は必ずしもシリコン酸化膜に
限定されるものでなく、エツチングの際の選択比Ｐ考慮
して多結晶シリコン膜、シリコン窒化嗅、シリコン酸化
嗅等から成る複合膜と用いてもよい。

また、パッド層８としては多結晶シリコン嗅の他ｌこ、
シリコンエピタキシャルＩＪｉｉＥＦ用いてもよいし、
パッド１８がなくてもよい。

また、第４図（ａ）の工程でＣＶＤ絶縁絶縁連２４スク
としてゲート電極２５ｅ加工する際Ｅこ上記の様に等方
性エツチング、次いで異方性エツチングを行って、しか
る後第４図（ｂ）　、　（ｃ）の工程と実施する様にし
ても効果がある。

〔発明の効果〕

以上述べた様に本発明の半導体装置によれば、ゲート電
極の角をとったり、順チー　パにすること（こよりゲー
トを極の電界集中と緩和できるため耐圧と充分確保でき
る。また、側壁絶縁膜の膜厚を薄くしてもゲート電極お
配線とのシブートと防ぐことができ、微細で信頼性の高
いＭＯＳ）ランジスタ’ｉｌ−’（％ることができる。

【図面の簡単な説明】

第１図は１本発明の実施例分示す断面図、第２（１シ 囚は、婬±ｆ＝、本発明の実施例の工程を示す断面囚、
第３図は、本発明の実施例の変形例と示す断面図、第４
図は従来例の工程を示す断面図である。 図に２いて。 １・・・Ｐ型半導体基板、２・・・素子分離領域、３・
・・ゲート酸化膜、４・・・ゲート電極、５・・・絶縁
膜、６・・・側壁絶縁膜、７・・・ソース・ドレイン領
域、８・・・パリ１層、９・・・１間絶縁膜、１０・・
・ＡＪ配線、２１・・・素子分離領域、２２・・・素子
領域、２３・・・酸化シリコン模、２４・・・ＣＶＤ絶
縁＠１２５・・・ゲート電極、２６・・・ＣＶＤ絶縁僕
、２７・・・拡散層、２８・・・多結晶シリコン、２９
・・・層間絶縁膜、３０・・・ＣＶＤ絶縁［，３１・・
・ＡＪ配＠、３２・・・酸化シリコン膜。 代理人　弁理士　　則　近　憲　佑 同　　　　　　　　松　　山　　光　　之へ

Claims (2)

【特許請求の範囲】
1. （１）半導体基板上にゲート絶縁膜を介して形成された
   台形状断面のゲート電極と、このゲート電極上にゲート
   電極上面より巾広に形成された絶縁膜と、この絶縁膜か
   ら前記ゲート電極の側面にわたって形成された側壁絶縁
   膜とを具備したことを特徴とする半導体装置。
2. （２）半導体基板上にゲート絶縁膜を形成する工程と、
   このゲート絶縁膜上に導体膜次いで絶縁膜パターンを形
   成する工程と、前記導体膜を等方性のエッチングに続い
   て異方性のエッチングを用いて台形状断面のゲート電極
   に加工する工程と、前記絶縁膜パターンから前記ゲート
   電極の側面にわたって側壁絶縁膜を形成する工程とを具
   備したことを特徴とする半導体装置の製造方法。