JPS59172269A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS59172269A JPS59172269A JP4664083A JP4664083A JPS59172269A JP S59172269 A JPS59172269 A JP S59172269A JP 4664083 A JP4664083 A JP 4664083A JP 4664083 A JP4664083 A JP 4664083A JP S59172269 A JPS59172269 A JP S59172269A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特にＭＯ８型半導体装置の製造方
法の改良に関する。
法の改良に関する。
（ｂ） 技術の背景
最近ＩＣ，ＬＳＩ等の半導体装置は益々高密度に形成す
ることが要求されており、このため該半導体装置を形成
するトランジスタ等の半導体素子は益々微細化して形成
することが要求されている。
ることが要求されており、このため該半導体装置を形成
するトランジスタ等の半導体素子は益々微細化して形成
することが要求されている。
（ｃ）従来技術と問題点
このような半導体装置のうちでＭＯ５型半導体素子を形
成する従来の製造方法について第１図より第３図を用い
て説明する。
成する従来の製造方法について第１図より第３図を用い
て説明する。
まず第１図に示すようにＮ型のシリコン（Ｓｉ）基板上
に熱酸化によりゲート用絶縁膜となる二酸化シリコン（
ＳｉＯ２）膜２を形成する。
に熱酸化によりゲート用絶縁膜となる二酸化シリコン（
ＳｉＯ２）膜２を形成する。
次いで該基板上に化学蒸着（ＣＶＤ）法によってゲート
電極となる多結晶Ｓｉ膜３を形成する。
電極となる多結晶Ｓｉ膜３を形成する。
次いで第２図に示すように該基板上にレジスト膜を被着
形成後、該レジスト膜をホトリソグラフィ法およびプラ
ズマエツチング法により所定パタ−ンに形成する。図で
４はこのようにして形成されたレジスト膜である。次い
でパターニングされたレジスト膜４をマスクとして下部
の多結晶シリコン膜３を弗化水素酸（ＨＦ）と硝酸（Ｈ
ＮＯ３）の混液にてエツチングして所定形状に形成する
。
形成後、該レジスト膜をホトリソグラフィ法およびプラ
ズマエツチング法により所定パタ−ンに形成する。図で
４はこのようにして形成されたレジスト膜である。次い
でパターニングされたレジスト膜４をマスクとして下部
の多結晶シリコン膜３を弗化水素酸（ＨＦ）と硝酸（Ｈ
ＮＯ３）の混液にてエツチングして所定形状に形成する
。
次いで該パターニングされた多結晶シリコン膜３をマス
クとして下部のゲート用５ｉｎ２膜２をＨＦの水溶液に
てエツチングして所定形状のゲート用ＳｉＯ□膜２を形
成する。
クとして下部のゲート用５ｉｎ２膜２をＨＦの水溶液に
てエツチングして所定形状のゲート用ＳｉＯ□膜２を形
成する。
その後レジスト膜４を除去後、第３図に示すようにパタ
ーニングされた多結晶Ｓｉ膜３をマスクとして基板１」
二より硼素原子（Ｂ＋）を矢印のようにイオン注入して
、トランジスタのソース領域５およびドレイン領域６を
形成している。
ーニングされた多結晶Ｓｉ膜３をマスクとして基板１」
二より硼素原子（Ｂ＋）を矢印のようにイオン注入して
、トランジスタのソース領域５およびドレイン領域６を
形成している。
ところでこのようにイオン注入された基板を熱処理する
段階で不純物原子が横方向にも拡散し、ゲート酸化膜２
の側端部より内部へ入り込む。そしてこのソース領域５
およびドレイン領域６においてＢ原子がイオン注入され
て、その後基板の熱処理により該Ｂ原子が拡散された深
さを刈とじた時、該Ｂ原子が基板の横方向に拡散しゲー
ト電極４の側端部よりゲート電極下に入り込んだ長さｔ
は約０．６ Ｘｊにも相当する。
段階で不純物原子が横方向にも拡散し、ゲート酸化膜２
の側端部より内部へ入り込む。そしてこのソース領域５
およびドレイン領域６においてＢ原子がイオン注入され
て、その後基板の熱処理により該Ｂ原子が拡散された深
さを刈とじた時、該Ｂ原子が基板の横方向に拡散しゲー
ト電極４の側端部よりゲート電極下に入り込んだ長さｔ
は約０．６ Ｘｊにも相当する。
そのため従来の方法で形成したＭＯ５型半導体素子にお
いては、ゲート電極下にソース、ドレイン領域形成用の
不純物原子が入り込むので有効ゲート長が短かくなる欠
点があり、形成される素子の特性が所望の設計値の値と
ならない不都合を生じている。
いては、ゲート電極下にソース、ドレイン領域形成用の
不純物原子が入り込むので有効ゲート長が短かくなる欠
点があり、形成される素子の特性が所望の設計値の値と
ならない不都合を生じている。
（ｄ）発明の目的
本発明は上述した欠点を除去し、ソースおよびドレイン
領域形成用の不純物原子がゲート電極下の基板内に入り
込まないようにし、もってゲート長が変動しないように
した新規な半導体装置の製造方法の提供を目的とするも
のである。
領域形成用の不純物原子がゲート電極下の基板内に入り
込まないようにし、もってゲート長が変動しないように
した新規な半導体装置の製造方法の提供を目的とするも
のである。
（ｅ） 発明の構成
かかる目的を達成するための本発明の半導体装置の製造
方法は、半導体基板にゲート用絶縁膜、ゲート電極形成
用被膜、マスク膜を順次積層形成後、該マスク膜を所定
パターンに形成し、次いで該パターニングせるマスク膜
をマスクとして、下部のゲート電極形成用被膜、ゲート
用絶縁膜を前記マスク膜の側端部より内部へ侵蝕するよ
うにしてエツチングして所定形状のゲート電極およびゲ
ート絶縁膜を形成後、該基板に基板と同一導電型の不純
物原子を添加した絶縁被膜を形成し、該絶縁膜をゲート
電極上のマスク膜をマスクとして前記ゲート電極および
ゲート用絶縁膜の側端部には残存するように選択的にエ
ツチング除去し、次いで該ゲート電極部をマスクとして
、基板に基板と逆導電型の不純物原子を導入することを
特徴とするものである。
方法は、半導体基板にゲート用絶縁膜、ゲート電極形成
用被膜、マスク膜を順次積層形成後、該マスク膜を所定
パターンに形成し、次いで該パターニングせるマスク膜
をマスクとして、下部のゲート電極形成用被膜、ゲート
用絶縁膜を前記マスク膜の側端部より内部へ侵蝕するよ
うにしてエツチングして所定形状のゲート電極およびゲ
ート絶縁膜を形成後、該基板に基板と同一導電型の不純
物原子を添加した絶縁被膜を形成し、該絶縁膜をゲート
電極上のマスク膜をマスクとして前記ゲート電極および
ゲート用絶縁膜の側端部には残存するように選択的にエ
ツチング除去し、次いで該ゲート電極部をマスクとして
、基板に基板と逆導電型の不純物原子を導入することを
特徴とするものである。
（ｆ） 発明の実施例
以下図面を用いて本発明の一実施例につき詳細に説明す
る。第４図より第９図までは本発明の半導体装置の製造
方法の一実施例の工程を示す断面図である。。
る。第４図より第９図までは本発明の半導体装置の製造
方法の一実施例の工程を示す断面図である。。
まず第４図に示すようにＮ型のＳｔ基体１１上に該基板
の熱酸化によりゲート用の絶縁膜となる５ｉ０２膜１２
を約５００オングストローム（ス）の厚さに形成する。
の熱酸化によりゲート用の絶縁膜となる５ｉ０２膜１２
を約５００オングストローム（ス）の厚さに形成する。
次に該基板上にＣＶＤ法により多結晶Ｓｉ膜１３を０．
５〜１μｍの厚さに形成する。
５〜１μｍの厚さに形成する。
更に該基板上にＣＶＤ法により５ｉ０２膜１４を１００
０Ｘの厚さに形成する。
０Ｘの厚さに形成する。
次にレジスト膜を基板上に被着形成後、ホ） ＩＪソグ
ラフィ法およびプラズマエツチング法を用いて所定のパ
ターンに形成する。次に該パターニングせるレジスト膜
をマスクとして用いてＨＦを用いて下部のＳｌＯ□膜１
４全１４形状になるようにエツチングする。第５図はこ
の状態を示し図で１５はパターニングされたレジスト膜
である。
ラフィ法およびプラズマエツチング法を用いて所定のパ
ターンに形成する。次に該パターニングせるレジスト膜
をマスクとして用いてＨＦを用いて下部のＳｌＯ□膜１
４全１４形状になるようにエツチングする。第５図はこ
の状態を示し図で１５はパターニングされたレジスト膜
である。
次に第６図に示すようにパターニングせるレジスト膜１
５と、５ｉ０２膜１４をマスクとして用いてＨＦとＨＮ
０８との混合液によって下部の多結晶Ｓｔ 暎１３を
所定形状にエツチング後、更にＨＦを用いて多結晶Ｓｉ
膜１３の下部のＳｔ ０２膜１２を所定形状にエツチン
グする。
５と、５ｉ０２膜１４をマスクとして用いてＨＦとＨＮ
０８との混合液によって下部の多結晶Ｓｔ 暎１３を
所定形状にエツチング後、更にＨＦを用いて多結晶Ｓｉ
膜１３の下部のＳｔ ０２膜１２を所定形状にエツチン
グする。
このようなエツチングは等方的にエツチングされること
になりゲート電極となる多結晶Ｓｉ膜１３の側端部もエ
ツチング液がまわり込んでエツチングされるようになる
。
になりゲート電極となる多結晶Ｓｉ膜１３の側端部もエ
ツチング液がまわり込んでエツチングされるようになる
。
次いで第７図に示すように、該基板上全面にＣＶＤ法に
よって燐硅酸ガラス（ＰＳＧ）膜１６を被着形成する。
よって燐硅酸ガラス（ＰＳＧ）膜１６を被着形成する。
次いでＰＳＧ膜】６をＣＦ、ガスを用いた反応性スパッ
タエツチング法によりエツチングして除去する。この際
反応性スパッタエツチングは異方性エツチングのため、
またＳｉＯ□膜のエツチング速度はＰＳＧ膜のエツチン
グ速度の約鴨であるので、５ｉｎ２膜１４はエツチング
されず、基板に垂直方向にエツチングが進み、ゲート電
極膜１３の側端部のＰＳＧＳｉＯ１殆んどエツチングさ
れない。第８図はこのようにしてゲート電柘１３上のＰ
ＳＧＳｉＯ１除去された状態を示す。
タエツチング法によりエツチングして除去する。この際
反応性スパッタエツチングは異方性エツチングのため、
またＳｉＯ□膜のエツチング速度はＰＳＧ膜のエツチン
グ速度の約鴨であるので、５ｉｎ２膜１４はエツチング
されず、基板に垂直方向にエツチングが進み、ゲート電
極膜１３の側端部のＰＳＧＳｉＯ１殆んどエツチングさ
れない。第８図はこのようにしてゲート電柘１３上のＰ
ＳＧＳｉＯ１除去された状態を示す。
次いで該基板上よりＢ＋原子を矢印に示すようにイオン
注入する。そして更にイオン注入後の熱処理工程におい
て、ゲート電極の側端部に被着形成されているＰＳＧＳ
ｉＯ１燐原子が基板１１に拡散することになり、前記基
板に注入され熱処理によって基板の横方向に拡散する硼
素原子を補償する形となる。そのため従来の方法で製造
する際に生ずる不都合、即ちＢ原子がゲート電極下の基
板内に入り込んで、そのためゲート長が短かくなるよう
な現象は除去される。この状態を第９図に示す。
注入する。そして更にイオン注入後の熱処理工程におい
て、ゲート電極の側端部に被着形成されているＰＳＧＳ
ｉＯ１燐原子が基板１１に拡散することになり、前記基
板に注入され熱処理によって基板の横方向に拡散する硼
素原子を補償する形となる。そのため従来の方法で製造
する際に生ずる不都合、即ちＢ原子がゲート電極下の基
板内に入り込んで、そのためゲート長が短かくなるよう
な現象は除去される。この状態を第９図に示す。
図で１８．１９はこのようにして形成されたソース領域
およびドレイン領域である。図示するようにゲート電極
の側端部よりソースおよびドレイン領域形成用のＢ原子
は拡散していないので、特性の良好な高信頼度な半導体
装置が得られる。
およびドレイン領域である。図示するようにゲート電極
の側端部よりソースおよびドレイン領域形成用のＢ原子
は拡散していないので、特性の良好な高信頼度な半導体
装置が得られる。
（ｇ） 発明の効果
以上述べたように本発明の方法により半導体装置を形成
すればゲート長の実効的長さが変動しないので設計値の
値に合致するような高信頼度な半導体装置が得られる利
点を生じる。
すればゲート長の実効的長さが変動しないので設計値の
値に合致するような高信頼度な半導体装置が得られる利
点を生じる。
また以」ユの実施例においてはＮ型のＳｌ基板上にＭＯ
８型半導体素子を形成する場合に例を用いて述べた力へ
Ｐ型のＳｉ基板においても硼素硅酸ガラス膜をゲート電
極の周囲に付着せしめ、ソースドレイン形成用領域にＰ
型の不純物の硼素原子をイオン注入すれば前述したのと
同様にゲート長の変動しないＰチャンネｌし型のＭＯ８
型半導体素子が形成できる。
８型半導体素子を形成する場合に例を用いて述べた力へ
Ｐ型のＳｉ基板においても硼素硅酸ガラス膜をゲート電
極の周囲に付着せしめ、ソースドレイン形成用領域にＰ
型の不純物の硼素原子をイオン注入すれば前述したのと
同様にゲート長の変動しないＰチャンネｌし型のＭＯ８
型半導体素子が形成できる。
第１図より第３図までは従来の半導体装置の製造方法の
工程を示す断面図で、第４図より第９図までは本発明の
半導体装置の製造方法の一実施例の工程を示す断面図で
ある。 図において、■、１１はＳｉ基板、２，１２はゲート５
ｉ０２膜、３，１３はゲート電極用多結晶Ｓｔ膜、４゜
１５はレジスト膜、５，１８はソース領域、６，１９は
ドレイン領域、１４はＳｉＯ２膜、１６はＰＳＧ膜を示
す。 第 １ 図 第２図 第 ３図 第４図 第５図 第６図 第８図 第 ９ 図
工程を示す断面図で、第４図より第９図までは本発明の
半導体装置の製造方法の一実施例の工程を示す断面図で
ある。 図において、■、１１はＳｉ基板、２，１２はゲート５
ｉ０２膜、３，１３はゲート電極用多結晶Ｓｔ膜、４゜
１５はレジスト膜、５，１８はソース領域、６，１９は
ドレイン領域、１４はＳｉＯ２膜、１６はＰＳＧ膜を示
す。 第 １ 図 第２図 第 ３図 第４図 第５図 第６図 第８図 第 ９ 図
Claims (1)
- 半導体基板上にゲート用絶縁膜、ゲート電極形成用被膜
、マスク膜を順次積層形成後、該マスク膜を所定パター
ンに形成し、次いで該パターニングせるマスク膜をマス
クとして、下部のゲート電極形成用被膜、ゲート用絶縁
膜を前記マスク膜の側端部より内部へ侵蝕するようにし
てエツチングして所定形状のゲート電極およびゲート絶
縁膜を形成後、該基板上に基板と同一導電型の不純物原
子を添加した絶縁被膜を形成し、該絶縁膜をゲート電極
上のマスク膜をマスクとして、前記ゲート電極およびゲ
ート用絶縁膜の側端部には残存するように選択的にエツ
チング除去し、次いで該ゲート電極部をマスクとして、
基板に基板と逆導伝型の不純物原子を導入することを特
徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4664083A JPS59172269A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4664083A JPS59172269A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59172269A true JPS59172269A (ja) | 1984-09-28 |
Family
ID=12752900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4664083A Pending JPS59172269A (ja) | 1983-03-18 | 1983-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59172269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02211633A (ja) * | 1989-02-13 | 1990-08-22 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1983
- 1983-03-18 JP JP4664083A patent/JPS59172269A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02211633A (ja) * | 1989-02-13 | 1990-08-22 | Toshiba Corp | 半導体装置及びその製造方法 |
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