JPS6032990B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6032990B2 JPS6032990B2 JP51093857A JP9385776A JPS6032990B2 JP S6032990 B2 JPS6032990 B2 JP S6032990B2 JP 51093857 A JP51093857 A JP 51093857A JP 9385776 A JP9385776 A JP 9385776A JP S6032990 B2 JPS6032990 B2 JP S6032990B2
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- well
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- etching
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は相補型ＭＯＳ半導体装置の製造方法に関する。
従来の相補型ＭＯＳ半導体装置の製法を図面で説明する
。第１図ａ〜ｉは従来の相補型ＭＯＳ半導体装置の製法
を示すウェハ断面図である。即ち、半導体ウェハ１に約
１仏の厚い酸化膜２を被着する（第１図ａ）。この酸化
膜２はフィールド酸化膜に用いるばかりでなくＰウェル
形成用イオン注入のマスクをも兼ねるので１仏以上の厚
さが必要である。続いてフオトヱッチング法によりＰゥ
ェル形成用窓３を形成し、次いでイオン注入法によりボ
ロンィオン４を注入し、ボロン注入層５を形成する（第
１図ｂ）。続いてＮ２中での熱的スパイクを防止するた
めに厚さ７００〜８００Ａ程度の薄い酸化膜６を成長さ
せる（第１図ｃ）。次いで１２００〜１２５０つ０のＮ
２中で１０〜１５時間押し込みを行ない、深さ５〜１０
仏のＰゥヱル７を形成する（第１図ｄ）。次にウェハを
酸化してｎチャンネルＭＯＳ用ソース・ドレインを形成
するためのリン拡散のマスクに用いる約５０００Ａの酸
化膜８を成長させる（第１図ｅ）。このとき酸化膜２も
若干厚くなる。次いでフオトェツチング法によりｎチャ
ンネルＭＯＳのソースドレイン用窓９ａ，９ｂを形成し
、熱拡散法（リン拡散）と熱酸化法によりソース・ドレ
ィン１０ａ，１０ｂを形成する（第１図ｆ）。次いでフ
オトェツチング法によりＰチャンネルＭＯＳのソース・
ドレイン用窓１ １ａ，１１ｂ形成し、」熱拡散法（ボ
ロン拡散）と熱酸化法によりソース・ドレィン１２ａ，
１２ｂを形成する（第１図ｇ）。続いてフオトェッチン
グ法によりゲート領域１３ａ，１３ｂとコンタクト領域
１４ａ，１４ｂ・・・の酸化膜を除去し、熱酸化法によ
りゲート酸化膜１５ａ，１５ｂを形成する（第１図ｈ）
。次にフオトェッチング法によりコンタクト用窓１６ａ
，１６ｂ…を形成し（第１図ｉ）、Ａ〆蒸着法によりウ
ヱハ全面にＡク膜を彼着し、フオトレジスト法によりＡ
〆電極パターン１７ａ，１７ｂ・・・を形成して完成し
ていた（第１図ｊ）。以上のように、従釆の相補型ＭＯ
Ｓの工程においては、最初に彼着する酸化膜２の厚さ（
約１払）とｎチャンネル用ソース・ドレイン散のマスク
にする酸化膜８の厚さ（約５０００Ａ）が大きく異なる
。
。第１図ａ〜ｉは従来の相補型ＭＯＳ半導体装置の製法
を示すウェハ断面図である。即ち、半導体ウェハ１に約
１仏の厚い酸化膜２を被着する（第１図ａ）。この酸化
膜２はフィールド酸化膜に用いるばかりでなくＰウェル
形成用イオン注入のマスクをも兼ねるので１仏以上の厚
さが必要である。続いてフオトヱッチング法によりＰゥ
ェル形成用窓３を形成し、次いでイオン注入法によりボ
ロンィオン４を注入し、ボロン注入層５を形成する（第
１図ｂ）。続いてＮ２中での熱的スパイクを防止するた
めに厚さ７００〜８００Ａ程度の薄い酸化膜６を成長さ
せる（第１図ｃ）。次いで１２００〜１２５０つ０のＮ
２中で１０〜１５時間押し込みを行ない、深さ５〜１０
仏のＰゥヱル７を形成する（第１図ｄ）。次にウェハを
酸化してｎチャンネルＭＯＳ用ソース・ドレインを形成
するためのリン拡散のマスクに用いる約５０００Ａの酸
化膜８を成長させる（第１図ｅ）。このとき酸化膜２も
若干厚くなる。次いでフオトェツチング法によりｎチャ
ンネルＭＯＳのソースドレイン用窓９ａ，９ｂを形成し
、熱拡散法（リン拡散）と熱酸化法によりソース・ドレ
ィン１０ａ，１０ｂを形成する（第１図ｆ）。次いでフ
オトェツチング法によりＰチャンネルＭＯＳのソース・
ドレイン用窓１ １ａ，１１ｂ形成し、」熱拡散法（ボ
ロン拡散）と熱酸化法によりソース・ドレィン１２ａ，
１２ｂを形成する（第１図ｇ）。続いてフオトェッチン
グ法によりゲート領域１３ａ，１３ｂとコンタクト領域
１４ａ，１４ｂ・・・の酸化膜を除去し、熱酸化法によ
りゲート酸化膜１５ａ，１５ｂを形成する（第１図ｈ）
。次にフオトェッチング法によりコンタクト用窓１６ａ
，１６ｂ…を形成し（第１図ｉ）、Ａ〆蒸着法によりウ
ヱハ全面にＡク膜を彼着し、フオトレジスト法によりＡ
〆電極パターン１７ａ，１７ｂ・・・を形成して完成し
ていた（第１図ｊ）。以上のように、従釆の相補型ＭＯ
Ｓの工程においては、最初に彼着する酸化膜２の厚さ（
約１払）とｎチャンネル用ソース・ドレイン散のマスク
にする酸化膜８の厚さ（約５０００Ａ）が大きく異なる
。
このマスク用酸化膜８はあまり厚くしようとすると、Ｐ
ウェル領域の表面のボロン原子が酸化膜８の成長時にデ
ィプリートして、ボロンの表面濃度か下がり、表面が電
気的に反転しやすくなり、チャンネル性ＩＪ−クの原因
となるため、厚くすることはできない。そのため、１つ
には酸化膜２と８で形成される段１８ａ，１８ｂが大き
くなり、これが後続のアルミ配線の断線の原因となる。
一方、同一チップ内のＭＯＳ素子間に寄生ＭＯＳが発生
し、リークが生じるのを防ぐため、Ｐウェル外にＮ‐層
をＮチャンネルＭＯＳのソース・ドレィン拡散時に同時
に設け、チャンネル・ストッパーにする場合、従来法の
ようにＰウェル内外に膜厚差があると、Ｐウヱル内のｎ
チャンネルＭＯＳのソースドレィンとＰウェル外のチャ
ンネル・ストッパーのための酸化膜エッチングが同時に
終らず、残化膜８にエッチング時間を合わせると酸化膜
２はエッチング不足となり、逆に酸化膜２にエッチング
時間を合わせると酸化膜８ではエッチング過多になる、
という不都合が生じる。又、第１図で分るように従来法
は極めて工程が長いという欠点もあった。本発明の目的
はＡそ断線が発生せず、酸化膜のエッチングにばらつき
が発生せず、工程が従来より短い相補型ＭＯＳ半導体装
置の製法を提供することにある。
ウェル領域の表面のボロン原子が酸化膜８の成長時にデ
ィプリートして、ボロンの表面濃度か下がり、表面が電
気的に反転しやすくなり、チャンネル性ＩＪ−クの原因
となるため、厚くすることはできない。そのため、１つ
には酸化膜２と８で形成される段１８ａ，１８ｂが大き
くなり、これが後続のアルミ配線の断線の原因となる。
一方、同一チップ内のＭＯＳ素子間に寄生ＭＯＳが発生
し、リークが生じるのを防ぐため、Ｐウェル外にＮ‐層
をＮチャンネルＭＯＳのソース・ドレィン拡散時に同時
に設け、チャンネル・ストッパーにする場合、従来法の
ようにＰウェル内外に膜厚差があると、Ｐウヱル内のｎ
チャンネルＭＯＳのソースドレィンとＰウェル外のチャ
ンネル・ストッパーのための酸化膜エッチングが同時に
終らず、残化膜８にエッチング時間を合わせると酸化膜
２はエッチング不足となり、逆に酸化膜２にエッチング
時間を合わせると酸化膜８ではエッチング過多になる、
という不都合が生じる。又、第１図で分るように従来法
は極めて工程が長いという欠点もあった。本発明の目的
はＡそ断線が発生せず、酸化膜のエッチングにばらつき
が発生せず、工程が従来より短い相補型ＭＯＳ半導体装
置の製法を提供することにある。
本発明による相補型ＭＯＳ半導体装置の製造方法の特徴
は半導体ゥェハの一主表面全面にＰゥェル領域形成用ボ
ロン原子層を形成する工程と、前記Ｐゥェル領域上に写
真食刻法によりレジスト・パターンを形成する工程と、
該レジスト・パターンをマスクとして前記Ｐゥェル領域
以外の半導体表面を上記ボロン原子層の深さ以上に食刻
する工程とを含むことにある。
は半導体ゥェハの一主表面全面にＰゥェル領域形成用ボ
ロン原子層を形成する工程と、前記Ｐゥェル領域上に写
真食刻法によりレジスト・パターンを形成する工程と、
該レジスト・パターンをマスクとして前記Ｐゥェル領域
以外の半導体表面を上記ボロン原子層の深さ以上に食刻
する工程とを含むことにある。
次に本発明を図面をもって具体的に説明する。
第２図ａ〜ｊは本発明の実施例の工程を示すウェハ断面
図である。即ち、まず半導体ウェハ１′の表面全域にＰ
ウェル形成用ボロンィオン４′注入しボロン注入層５′
を形成する（第２図ａ）。このときの注入条件はドーズ
量１ぴ２〜１０１３肌‐２、打込エネルギー５０〜１０
０ＫｅＶが適当である。次いで写真食刻法によりＰウェ
ル領域上にレジスト・パターン１９を形成し、このレジ
ストパターンをマスクにしてＰウェル領域以外のＳｉ表
面をボロン注入層の深さ以上、最小限（５００〜１００
０Ａ）の深さでプラズマ・エッチング法等でエッチング
する（第２図ｂ）。これにより後続目合せのためのＳｉ
０２の段を形成するためのＳｊの段も形成される。次い
でレジスト・パターン１９をプラズマ剥離法等により除
去し、続いてＮ２中での熱的スパイクを防止するための
厚さ７００〜８００△程度の薄い酸化膜６′を成長させ
る（第２図ｃ）。次にＮ２中で１０〜１５時間押し込み
を行い深さ５〜１０仏のＰウェル７′を形成する（第２
図ｄ）。次いでウェハを酸化してフィールド酸化膜とｎ
チャンネルＭＯＳのソース・ドレィン形成用のリン拡散
のマスクとに共用する約５０００Ａの酸化膜２０を成長
させる（第２図ｅ）。この酸化膜はこの程度の厚さでも
前述のチャンネル・ストッパーを設けることにより寄生
ＭＯＳ防止上充分に役立つ。以後の工程は従来法と同種
であるが、簡単に説明すると、フオトェッチング法によ
りｎチャンネルＭＯＳのソース・ドレィン用窓９ａ′，
９′を形成し、熱拡散法（リン拡散）と熱酸化法により
ソース・ドレィン１０を，１０ｂ′を形成する（第２図
ｆ）。
図である。即ち、まず半導体ウェハ１′の表面全域にＰ
ウェル形成用ボロンィオン４′注入しボロン注入層５′
を形成する（第２図ａ）。このときの注入条件はドーズ
量１ぴ２〜１０１３肌‐２、打込エネルギー５０〜１０
０ＫｅＶが適当である。次いで写真食刻法によりＰウェ
ル領域上にレジスト・パターン１９を形成し、このレジ
ストパターンをマスクにしてＰウェル領域以外のＳｉ表
面をボロン注入層の深さ以上、最小限（５００〜１００
０Ａ）の深さでプラズマ・エッチング法等でエッチング
する（第２図ｂ）。これにより後続目合せのためのＳｉ
０２の段を形成するためのＳｊの段も形成される。次い
でレジスト・パターン１９をプラズマ剥離法等により除
去し、続いてＮ２中での熱的スパイクを防止するための
厚さ７００〜８００△程度の薄い酸化膜６′を成長させ
る（第２図ｃ）。次にＮ２中で１０〜１５時間押し込み
を行い深さ５〜１０仏のＰウェル７′を形成する（第２
図ｄ）。次いでウェハを酸化してフィールド酸化膜とｎ
チャンネルＭＯＳのソース・ドレィン形成用のリン拡散
のマスクとに共用する約５０００Ａの酸化膜２０を成長
させる（第２図ｅ）。この酸化膜はこの程度の厚さでも
前述のチャンネル・ストッパーを設けることにより寄生
ＭＯＳ防止上充分に役立つ。以後の工程は従来法と同種
であるが、簡単に説明すると、フオトェッチング法によ
りｎチャンネルＭＯＳのソース・ドレィン用窓９ａ′，
９′を形成し、熱拡散法（リン拡散）と熱酸化法により
ソース・ドレィン１０を，１０ｂ′を形成する（第２図
ｆ）。
次いでフオトェツチング法によりＰチャンネルＭＯＳの
ソース・ドレイン用窓１１を，１１ｂ′を形成し、熱拡
散法（ポロン拡散）と熱酸化法によりソース・ドレィン
１２ａ′，１２ｂ′を形成する（第２図ｇ）。続いてフ
オトェッチング法によりゲート領域、１３ａ′，１３ｂ
′とコンタクト領域１４ａ′，１４ｂ′・・・の酸化膜
除去し、熱酸化法によりゲート酸化膜１５ａ′，１５ｂ
′を形成する（第２図ｈ）。次にフオトェツチング法に
よりコンタクト窓１６ａ′，１６ｂ′・・・を形成し（
第２図ｉ）、Ａ〆蒸着法によりウェハ全面にＡで膜を被
着し、フオトレジスト法によりＡ〆電極パターン１７ａ
′，１７ｂ′…を形成して相補型ＭＯＳ半導体装置を完
成する（第２図ｊ）。本発明法によれば、第２図ｆのよ
うな構造となるため、Ｐゥェル領域の酸化膜とＰウェル
領域外の酸化膜の段２１ａ，２１ｂの高さが、第２図ｂ
におけるＳｉのエッチングで作られたＳｉの段に相当す
る５００〜１０００△程度であり、従来法の場合の該当
個所１８ａ，１８ｂ（第１図ｆ）の約５０００△の段差
に比べて極めて少なく、Ａ〆配線の段切れが発生し１こ
くい。又本発明方法による第２図ｅの構造ではＰウェル
領域内とＰウェル以外の領域での酸化膜厚が等しいため
、前述のようなチャンネル・ストッパーを形成する場合
に、酸化膜エッチングがＰウェル領域内外で同時終了す
るため、エッチングの制御が極めて客易でゥェハ内での
ばらつきが少なく行える。又、本発明方法ではＰウェル
注入用マスクに用いる厚さ約１仏の熱酸化膜の成長が不
要のため、熱処理工程が少なくなり、熱処理による重金
属の侵入や結晶歪の導入が減少し、従って特性的に改善
される。尚、以上の実施例ではＮ２中でのＰウェル押し
込み前に薄い酸化膜（７００〜８００Ａ）を成長させた
が、これをＰウェル押し込み時に初めに０２のみを流し
、続いてＮ２に切り換えるようにすれば熱処理工程をさ
らに１工程減らすことができる。
ソース・ドレイン用窓１１を，１１ｂ′を形成し、熱拡
散法（ポロン拡散）と熱酸化法によりソース・ドレィン
１２ａ′，１２ｂ′を形成する（第２図ｇ）。続いてフ
オトェッチング法によりゲート領域、１３ａ′，１３ｂ
′とコンタクト領域１４ａ′，１４ｂ′・・・の酸化膜
除去し、熱酸化法によりゲート酸化膜１５ａ′，１５ｂ
′を形成する（第２図ｈ）。次にフオトェツチング法に
よりコンタクト窓１６ａ′，１６ｂ′・・・を形成し（
第２図ｉ）、Ａ〆蒸着法によりウェハ全面にＡで膜を被
着し、フオトレジスト法によりＡ〆電極パターン１７ａ
′，１７ｂ′…を形成して相補型ＭＯＳ半導体装置を完
成する（第２図ｊ）。本発明法によれば、第２図ｆのよ
うな構造となるため、Ｐゥェル領域の酸化膜とＰウェル
領域外の酸化膜の段２１ａ，２１ｂの高さが、第２図ｂ
におけるＳｉのエッチングで作られたＳｉの段に相当す
る５００〜１０００△程度であり、従来法の場合の該当
個所１８ａ，１８ｂ（第１図ｆ）の約５０００△の段差
に比べて極めて少なく、Ａ〆配線の段切れが発生し１こ
くい。又本発明方法による第２図ｅの構造ではＰウェル
領域内とＰウェル以外の領域での酸化膜厚が等しいため
、前述のようなチャンネル・ストッパーを形成する場合
に、酸化膜エッチングがＰウェル領域内外で同時終了す
るため、エッチングの制御が極めて客易でゥェハ内での
ばらつきが少なく行える。又、本発明方法ではＰウェル
注入用マスクに用いる厚さ約１仏の熱酸化膜の成長が不
要のため、熱処理工程が少なくなり、熱処理による重金
属の侵入や結晶歪の導入が減少し、従って特性的に改善
される。尚、以上の実施例ではＮ２中でのＰウェル押し
込み前に薄い酸化膜（７００〜８００Ａ）を成長させた
が、これをＰウェル押し込み時に初めに０２のみを流し
、続いてＮ２に切り換えるようにすれば熱処理工程をさ
らに１工程減らすことができる。
又、以上の実施例では裸のＳｉにボロンのイオン注入を
行なったが、注入ダメージを減らすため１０００〜２０
００△程度の酸化膜を彼着させてからボロンを注入して
もよい。このようにすると注入ダメージの影響が少なく
なり、又Ｐウェル押し込み前の薄い酸化膜（７００〜８
００Ａ）の成長が不要となる。以上のように本発明方法
によれば、Ａそ配線の段切れが少なくなり、酸化膜のエ
ッチングが均一になり、熱処理工程が減少する、という
多くの効果が得られる。
行なったが、注入ダメージを減らすため１０００〜２０
００△程度の酸化膜を彼着させてからボロンを注入して
もよい。このようにすると注入ダメージの影響が少なく
なり、又Ｐウェル押し込み前の薄い酸化膜（７００〜８
００Ａ）の成長が不要となる。以上のように本発明方法
によれば、Ａそ配線の段切れが少なくなり、酸化膜のエ
ッチングが均一になり、熱処理工程が減少する、という
多くの効果が得られる。
第１図ａ〜ｊは従来技術の工程を示す半導体ウェハの断
面図、第２図ａ〜ｊは本発明の実施例を示す半導体ウェ
ハの断面図である。 １，１′・・・半導体ウェハ、２・・・酸化膜、３・・
・Ｐウェル形成用窓、４，４′・・・ボロンィオン、５
，５′・・・ボロン注入層、６，６′・・・酸化膜、７
，７′…Ｐウェル、８…酸化膜、９ａ，９ｂ，９を，９
ｂ′・・・ｎチャンネルＭＯＳのソース・ドレイン用窓
、１０ａ，１０ｂ，１０を，１０ｂ′…ｎチャンネルＭ
ＯＳのソース・ドレイン、１ １ａ，１ １ｂ，１１ａ
′，１１ｂ′…ＰチヤンネルＭＯＳのソース・ドレイン
用窓、１２ａ，１２ｂ，１２ａ′，１２ｂ′・・・Ｐチ
ヤンネルＭＯＳのソース・ドレイン、１３ａ，１３ｂ，
１３を，１３ｂ′・・・ゲート領域、１４ａ，１４ｂ…
，１４を，１４ｂ′…コンタクト領域、１５ａ，１５ｂ
，１５ａ′，１５ｂ′・・・ゲート酸化膜、１６ａ，１
６ｂ・・・，１６ａ′，１６ｂ′…コンタクト用窓、１
７ａ，１７ｂ・・・，１７ａ′，１７ｂ′・・・電極用
パターン、１８ａ，１８ｂ・・・酸化膜の段、１９…レ
ジスト・パターン、２０…酸化膜、２１ａ，２１ｂ・・
・酸化膜の段。 第１図 第２図
面図、第２図ａ〜ｊは本発明の実施例を示す半導体ウェ
ハの断面図である。 １，１′・・・半導体ウェハ、２・・・酸化膜、３・・
・Ｐウェル形成用窓、４，４′・・・ボロンィオン、５
，５′・・・ボロン注入層、６，６′・・・酸化膜、７
，７′…Ｐウェル、８…酸化膜、９ａ，９ｂ，９を，９
ｂ′・・・ｎチャンネルＭＯＳのソース・ドレイン用窓
、１０ａ，１０ｂ，１０を，１０ｂ′…ｎチャンネルＭ
ＯＳのソース・ドレイン、１ １ａ，１ １ｂ，１１ａ
′，１１ｂ′…ＰチヤンネルＭＯＳのソース・ドレイン
用窓、１２ａ，１２ｂ，１２ａ′，１２ｂ′・・・Ｐチ
ヤンネルＭＯＳのソース・ドレイン、１３ａ，１３ｂ，
１３を，１３ｂ′・・・ゲート領域、１４ａ，１４ｂ…
，１４を，１４ｂ′…コンタクト領域、１５ａ，１５ｂ
，１５ａ′，１５ｂ′・・・ゲート酸化膜、１６ａ，１
６ｂ・・・，１６ａ′，１６ｂ′…コンタクト用窓、１
７ａ，１７ｂ・・・，１７ａ′，１７ｂ′・・・電極用
パターン、１８ａ，１８ｂ・・・酸化膜の段、１９…レ
ジスト・パターン、２０…酸化膜、２１ａ，２１ｂ・・
・酸化膜の段。 第１図 第２図
Claims (1)
- １ 一導電型の半導体基板の一主表面全面に逆導電型の
不純物をイオン注入する工程と、レジストパターンをマ
スクとしたエツチング法により前記イオン注入されれた
不純物層のうち所望の領域を残しその他の領域を選択的
に除去する工程と、残された不純物層の不純物を前記半
導体基板内部に拡散せしめて逆導電型領域を形成する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51093857A JPS6032990B2 (ja) | 1976-08-05 | 1976-08-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51093857A JPS6032990B2 (ja) | 1976-08-05 | 1976-08-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5318981A JPS5318981A (en) | 1978-02-21 |
| JPS6032990B2 true JPS6032990B2 (ja) | 1985-07-31 |
Family
ID=14094085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51093857A Expired JPS6032990B2 (ja) | 1976-08-05 | 1976-08-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032990B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60249360A (ja) * | 1984-05-24 | 1985-12-10 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
-
1976
- 1976-08-05 JP JP51093857A patent/JPS6032990B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5318981A (en) | 1978-02-21 |
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