JPS60249360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60249360A JPS60249360A JP59105268A JP10526884A JPS60249360A JP S60249360 A JPS60249360 A JP S60249360A JP 59105268 A JP59105268 A JP 59105268A JP 10526884 A JP10526884 A JP 10526884A JP S60249360 A JPS60249360 A JP S60249360A
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- JP
- Japan
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- source
- drain
- mos
- resist
- mask
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は０−ＭＯ８半導体装置の製造方法に関するもの
である。
である。
０−ＭＯ８構造を有する半導体装置は、第１図のようＫ
Ｐ型トランジスタ（以後Ｐ−ＭＯ８と略す）とＮ型トラ
ンジスタ（以後Ｎ−ＭＯ８と略す）を有するが、従来こ
れらの製造方法はＰ−ＭＯＢとＮ−ＭＯ８をそれぞれ独
立に作っていた。
Ｐ型トランジスタ（以後Ｐ−ＭＯ８と略す）とＮ型トラ
ンジスタ（以後Ｎ−ＭＯ８と略す）を有するが、従来こ
れらの製造方法はＰ−ＭＯＢとＮ−ＭＯ８をそれぞれ独
立に作っていた。
−例を示すと、先ずＮ型基板において第２図（−）のよ
うにＮ−ＭＯ８となるべき所にＰウェル１を形成する。
うにＮ−ＭＯ８となるべき所にＰウェル１を形成する。
次に第２図（ｂ）のように全面酸化し、Ｐ−ＭＯ８領域
に、ソースドレイン用の穴を開ける。ここに第２図（０
）のようにＰ−ＭＯＥ３ンースドレイン２形成のため不
純物（例えばボロン）を拡散する。
に、ソースドレイン用の穴を開ける。ここに第２図（０
）のようにＰ−ＭＯＥ３ンースドレイン２形成のため不
純物（例えばボロン）を拡散する。
次に、第２図（ｄ）のようにＮ−ＭＯ８領域にソースド
レイン用の穴を開ける。（Ｐ−ＭＯ８のンースドレイン
部はボロンの拡酸時に酸化され酸化膜で覆われる。）
そして、第２図（θ）のようにＮ−ＭＯＳンースドレイ
ン６形成のため不純物（例えばリン等）を拡散する。
レイン用の穴を開ける。（Ｐ−ＭＯ８のンースドレイン
部はボロンの拡酸時に酸化され酸化膜で覆われる。）
そして、第２図（θ）のようにＮ−ＭＯＳンースドレイ
ン６形成のため不純物（例えばリン等）を拡散する。
このようにして、従来ではＰ−ＭＯＳとＮ −ＭＯＥＩ
をそれぞれ独立に形成し、０−ＭＯ８半導体装置を製作
していた。
をそれぞれ独立に形成し、０−ＭＯ８半導体装置を製作
していた。
しかしながら、このような方法においてはＰ−ＭＯ８と
ト１０８を独自に作るため、Ｐ−ＭＯＥＩ用の穴を開け
るフォトマスクとＮ−ＭＯ８用の穴を開けるフォトマス
クを別々に用意して２回アライメント（マスクとウエノ
・一基板を合わせる）作業を行なわなければならない。
ト１０８を独自に作るため、Ｐ−ＭＯＥＩ用の穴を開け
るフォトマスクとＮ−ＭＯ８用の穴を開けるフォトマス
クを別々に用意して２回アライメント（マスクとウエノ
・一基板を合わせる）作業を行なわなければならない。
このことは、アライメントの誤差があるためＰ−ＭＯＥ
Ｉのソースドレイン部とＮ−ＭＯＢのソースドレイン部
には相対的な位置ズレが起きる。又、マスク自体の配列
精度も完全ではないので、基板内のあるチップで相対的
位置が所望とお夛であったとしても、他のチップでは相
対的位置がずれる可能性がある。
Ｉのソースドレイン部とＮ−ＭＯＢのソースドレイン部
には相対的な位置ズレが起きる。又、マスク自体の配列
精度も完全ではないので、基板内のあるチップで相対的
位置が所望とお夛であったとしても、他のチップでは相
対的位置がずれる可能性がある。
こノ几めＰ−ＭＯＢ 、Ｎ−ＭＯＢ（Ｄ７−スドレイン
から電極を取る工程において、第６図のようにソースド
レイン上の酸化膜に電極取り出し口４（以下コンタクト
穴と略す）を形成する場合、コンタクト穴４に対しであ
る程度余裕を持って設計しなければならない。このｋめ
ソースドレイン部が大きくなシ、半導体装置が小さくで
きないという欠点があった。又、Ｐ−ＬＭＯ８のソース
ドレインとＮ−ＭＯＢのソースドレインはできるだけ精
度良く合わせる必要があるため、マスク合わせも慎重に
行なわなければならず、工程の難易度も高いという欠点
があつ几。
から電極を取る工程において、第６図のようにソースド
レイン上の酸化膜に電極取り出し口４（以下コンタクト
穴と略す）を形成する場合、コンタクト穴４に対しであ
る程度余裕を持って設計しなければならない。このｋめ
ソースドレイン部が大きくなシ、半導体装置が小さくで
きないという欠点があった。又、Ｐ−ＬＭＯ８のソース
ドレインとＮ−ＭＯＢのソースドレインはできるだけ精
度良く合わせる必要があるため、マスク合わせも慎重に
行なわなければならず、工程の難易度も高いという欠点
があつ几。
本発明は上記従来方法の欠点であるＰ−ＭＯＳンースド
レイン部とＮ−ＭＯ８ソースドレイン部の相対的位置の
ズレを無くすことによシ、ソースドレイン部を縮小させ
、半導体装置を縮小させることを可能にし、又、マスク
合わせの必要精度を下げることによシ、工程の難易度を
低くするという事を目的としたものである。
レイン部とＮ−ＭＯ８ソースドレイン部の相対的位置の
ズレを無くすことによシ、ソースドレイン部を縮小させ
、半導体装置を縮小させることを可能にし、又、マスク
合わせの必要精度を下げることによシ、工程の難易度を
低くするという事を目的としたものである。
本発明の特徴は、Ｐ−ＭＯＢのソースドレインとＮ−Ｍ
ＯＢのソースドレイン部の穴開けを同一マスクで同時に
作成しくこの詩人の中には厚さ１１分だけ酸化膜を残す
。）、Ｎ−ＭＯ８領域をレジストで覆ってＰ−ＭＯ８領
域を厚さ１１分だけエツチングし、レジスト除去後Ｐ型
不純物（例えばボロン）を拡散させた後、Ｐ−ＭＯ８領
域をレジストで覆いＮ−ＭＯＢ領域をソースドレイン上
の酸化膜分だけエツチングしてレジスト除去後Ｎ型不純
物（例えばリン）を拡散させ、０−ＭＯ８構造を作成す
るというものである。この場合、Ｐ −ＭＯＢのソース
ドレインと１１−Ｍ ＯＥｌのソースドレイン部は同一
マスクで同時に作成するので相対的位置のズレは全く起
こらない。又、Ｎ−ＭＯ８領域ＰｍＭＯ８領域をそれぞ
れレジストで覆う場合、その合わせ精度はそれ程梢密で
ある必要は無く、ソースドレイン部にかからない程度に
合っていれば良い。又、Ｐ−ＭＯ８領域をレジストで覆
う時は、マスクはＰウェル作成時に用いたマスクを使用
できるし、Ｎ−ＭＯ８領域をレジストで覆う時は、上記
マスクを用い感光性の異なるレジストを使用すれば良い
。（つまシ通常ネガタイプのレジストを用いているなら
ば、この時はポジタイプのレジストにすれば良い） 以下に本発明の実施例を図を用いて詳細に説明する。先
ず、第４図（ａ）のように、従来方法と同様にしてＰウ
ェル１を形成する。次に第４図（ｂ）のように全面酸化
する。この時の膜厚は５０００１以上とする。次に第４
図（Ｃ）のようにＰ−ＭＯＢ、Ｎ−ＭＯＢのソースドレ
イン部の穴開けを同一マスクで同時に形成する。この時
ノースドレイン上の酸化膜厚はｚｏｏｏλ程度残す。次
に第４図（ｄ）のように、Ｐウェル作成時に用いたマス
クを使用し、感光性の逆のレジストを用いて、Ｎ−ＭＯ
８領域上をレジスト５で覆う。この場合、合わせ精度は
精密である必要はなく、Ｎ−ＭＯＢのソースドレイン上
をレジストが覆っていれば良い。次に第４図（，３）の
ようｉｃＰ−ＭＯ８領域をンースドレイン上酸化膜厚分
エツチングする。この後、第４図（ｆ）のようにレジス
トを除去してＰ型不純物（例えばボロン）を拡散させソ
ースドレイン２を作製する。
ＯＢのソースドレイン部の穴開けを同一マスクで同時に
作成しくこの詩人の中には厚さ１１分だけ酸化膜を残す
。）、Ｎ−ＭＯ８領域をレジストで覆ってＰ−ＭＯ８領
域を厚さ１１分だけエツチングし、レジスト除去後Ｐ型
不純物（例えばボロン）を拡散させた後、Ｐ−ＭＯ８領
域をレジストで覆いＮ−ＭＯＢ領域をソースドレイン上
の酸化膜分だけエツチングしてレジスト除去後Ｎ型不純
物（例えばリン）を拡散させ、０−ＭＯ８構造を作成す
るというものである。この場合、Ｐ −ＭＯＢのソース
ドレインと１１−Ｍ ＯＥｌのソースドレイン部は同一
マスクで同時に作成するので相対的位置のズレは全く起
こらない。又、Ｎ−ＭＯ８領域ＰｍＭＯ８領域をそれぞ
れレジストで覆う場合、その合わせ精度はそれ程梢密で
ある必要は無く、ソースドレイン部にかからない程度に
合っていれば良い。又、Ｐ−ＭＯ８領域をレジストで覆
う時は、マスクはＰウェル作成時に用いたマスクを使用
できるし、Ｎ−ＭＯ８領域をレジストで覆う時は、上記
マスクを用い感光性の異なるレジストを使用すれば良い
。（つまシ通常ネガタイプのレジストを用いているなら
ば、この時はポジタイプのレジストにすれば良い） 以下に本発明の実施例を図を用いて詳細に説明する。先
ず、第４図（ａ）のように、従来方法と同様にしてＰウ
ェル１を形成する。次に第４図（ｂ）のように全面酸化
する。この時の膜厚は５０００１以上とする。次に第４
図（Ｃ）のようにＰ−ＭＯＢ、Ｎ−ＭＯＢのソースドレ
イン部の穴開けを同一マスクで同時に形成する。この時
ノースドレイン上の酸化膜厚はｚｏｏｏλ程度残す。次
に第４図（ｄ）のように、Ｐウェル作成時に用いたマス
クを使用し、感光性の逆のレジストを用いて、Ｎ−ＭＯ
８領域上をレジスト５で覆う。この場合、合わせ精度は
精密である必要はなく、Ｎ−ＭＯＢのソースドレイン上
をレジストが覆っていれば良い。次に第４図（，３）の
ようｉｃＰ−ＭＯ８領域をンースドレイン上酸化膜厚分
エツチングする。この後、第４図（ｆ）のようにレジス
トを除去してＰ型不純物（例えばボロン）を拡散させソ
ースドレイン２を作製する。
この拡散時１ｃＰ−ＭＯ８のソースドレイン２の上は酸
化膜で覆われる。次に第４図（−のように、Ｐウェル作
成時に用いたマスクを使用し、Ｐウェル作成時と同様に
レジストパターニングする。これも先程と同様、精密な
合わせ精度は必要ない。次に第４図（→のように、Ｎ−
ＭＯ８領域をソースドレイン上の酸化膜要分エツチング
する。この酸化膜厚はＰ−ＭＯＢの拡散時に幾らか酸化
されるで、Ｐ−ＭＯＢのソースドレイン上の酸化膜厚よ
シ若干厚くなる。この後、第４図（１）のようにレジス
トを除去してＮ型不純物（リン等）を拡散させソースド
レイン３を形成した後、全面酸化膜エツチングすれば、
第４図（ｊ）のような所望の０−ＭＯＳ構造が得られる
。
化膜で覆われる。次に第４図（−のように、Ｐウェル作
成時に用いたマスクを使用し、Ｐウェル作成時と同様に
レジストパターニングする。これも先程と同様、精密な
合わせ精度は必要ない。次に第４図（→のように、Ｎ−
ＭＯ８領域をソースドレイン上の酸化膜要分エツチング
する。この酸化膜厚はＰ−ＭＯＢの拡散時に幾らか酸化
されるで、Ｐ−ＭＯＢのソースドレイン上の酸化膜厚よ
シ若干厚くなる。この後、第４図（１）のようにレジス
トを除去してＮ型不純物（リン等）を拡散させソースド
レイン３を形成した後、全面酸化膜エツチングすれば、
第４図（ｊ）のような所望の０−ＭＯＳ構造が得られる
。
以上説明したように、本発明によれば同一マスクにより
Ｐ−ＭＯＳ（！：Ｎ−ＭＯ８を作成するのでＰ−ＭＯＳ
ソースドレインと１１−ＭＯＳソースドレインの相対的
位置ズレが無くなり、ンースドレイン部を縮小させる事
が可能であシ、又、必要なマスク合わせ精度が下がるの
で工程の難易度を低くすることが可能である。
Ｐ−ＭＯＳ（！：Ｎ−ＭＯ８を作成するのでＰ−ＭＯＳ
ソースドレインと１１−ＭＯＳソースドレインの相対的
位置ズレが無くなり、ンースドレイン部を縮小させる事
が可能であシ、又、必要なマスク合わせ精度が下がるの
で工程の難易度を低くすることが可能である。
第１図は一般的な０−ＭＯＳ半導体の断面図。
第２図（＆）〜（ｅ）は従来方法による０−Ｍ０Ｅ！半
導体の作成法を示した工程順の断面図。第６図は、０−
ＭＯＳ半導体にコンタクト穴を形成した様子を示す断面
図。第４図（ａ）〜（ｊ）は本発明によるＣ−ＭＯＥ！
半導体の作成法を示した工程順の断面図である。 １・・・Ｐウェル ２・・・Ｐ−ＭＯＳソースドレイン ６・・・Ｎ−ＭＯＳソースドレイン ４・・・コンタクト穴 ５・・・レジスト 以 上 出願人 セイコー１子工業株式会社 第１図 第２図（Ｃ１） 第２図（ｂ） 第２図（ｃ） 第２図（ｄ＞ 第２図ｔｅ）
導体の作成法を示した工程順の断面図。第６図は、０−
ＭＯＳ半導体にコンタクト穴を形成した様子を示す断面
図。第４図（ａ）〜（ｊ）は本発明によるＣ−ＭＯＥ！
半導体の作成法を示した工程順の断面図である。 １・・・Ｐウェル ２・・・Ｐ−ＭＯＳソースドレイン ６・・・Ｎ−ＭＯＳソースドレイン ４・・・コンタクト穴 ５・・・レジスト 以 上 出願人 セイコー１子工業株式会社 第１図 第２図（Ｃ１） 第２図（ｂ） 第２図（ｃ） 第２図（ｄ＞ 第２図ｔｅ）
Claims (1)
- 相補型金属酸化物半導体装置のＰ型ソースドレイン領域
と、Ｎ型ンースドレイン領域を作成する工程において、
Ｐ型ンースドレイン領域とＮ型ンースドレイン領域を同
一のフォトマスクで同時に形成し、その後Ｐ型不純物と
Ｎ型不純物をそれぞれ独自に拡散して形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105268A JPS60249360A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105268A JPS60249360A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60249360A true JPS60249360A (ja) | 1985-12-10 |
Family
ID=14402910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105268A Pending JPS60249360A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60249360A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116275A (ja) * | 1974-02-28 | 1975-09-11 | ||
| JPS5318981A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Production of semiconductor device |
| JPS56150856A (en) * | 1980-04-24 | 1981-11-21 | Nec Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-24 JP JP59105268A patent/JPS60249360A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116275A (ja) * | 1974-02-28 | 1975-09-11 | ||
| JPS5318981A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Production of semiconductor device |
| JPS56150856A (en) * | 1980-04-24 | 1981-11-21 | Nec Corp | Manufacture of semiconductor device |
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