JPS60249360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60249360A JPS60249360A JP59105268A JP10526884A JPS60249360A JP S60249360 A JPS60249360 A JP S60249360A JP 59105268 A JP59105268 A JP 59105268A JP 10526884 A JP10526884 A JP 10526884A JP S60249360 A JPS60249360 A JP S60249360A
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- JP
- Japan
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- drain
- mos
- resist
- mask
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は0−MO8半導体装置の製造方法に関するもの
である。
である。
0−MO8構造を有する半導体装置は、第1図のようK
P型トランジスタ(以後P−MO8と略す)とN型トラ
ンジスタ(以後N−MO8と略す)を有するが、従来こ
れらの製造方法はP−MOBとN−MO8をそれぞれ独
立に作っていた。
P型トランジスタ(以後P−MO8と略す)とN型トラ
ンジスタ(以後N−MO8と略す)を有するが、従来こ
れらの製造方法はP−MOBとN−MO8をそれぞれ独
立に作っていた。
−例を示すと、先ずN型基板において第2図(−)のよ
うにN−MO8となるべき所にPウェル1を形成する。
うにN−MO8となるべき所にPウェル1を形成する。
次に第2図(b)のように全面酸化し、P−MO8領域
に、ソースドレイン用の穴を開ける。ここに第2図(0
)のようにP−MOE3ンースドレイン2形成のため不
純物(例えばボロン)を拡散する。
に、ソースドレイン用の穴を開ける。ここに第2図(0
)のようにP−MOE3ンースドレイン2形成のため不
純物(例えばボロン)を拡散する。
次に、第2図(d)のようにN−MO8領域にソースド
レイン用の穴を開ける。(P−MO8のンースドレイン
部はボロンの拡酸時に酸化され酸化膜で覆われる。)
そして、第2図(θ)のようにN−MOSンースドレイ
ン6形成のため不純物(例えばリン等)を拡散する。
レイン用の穴を開ける。(P−MO8のンースドレイン
部はボロンの拡酸時に酸化され酸化膜で覆われる。)
そして、第2図(θ)のようにN−MOSンースドレイ
ン6形成のため不純物(例えばリン等)を拡散する。
このようにして、従来ではP−MOSとN −MOEI
をそれぞれ独立に形成し、0−MO8半導体装置を製作
していた。
をそれぞれ独立に形成し、0−MO8半導体装置を製作
していた。
しかしながら、このような方法においてはP−MO8と
ト108を独自に作るため、P−MOEI用の穴を開け
るフォトマスクとN−MO8用の穴を開けるフォトマス
クを別々に用意して2回アライメント(マスクとウエノ
・一基板を合わせる)作業を行なわなければならない。
ト108を独自に作るため、P−MOEI用の穴を開け
るフォトマスクとN−MO8用の穴を開けるフォトマス
クを別々に用意して2回アライメント(マスクとウエノ
・一基板を合わせる)作業を行なわなければならない。
このことは、アライメントの誤差があるためP−MOE
Iのソースドレイン部とN−MOBのソースドレイン部
には相対的な位置ズレが起きる。又、マスク自体の配列
精度も完全ではないので、基板内のあるチップで相対的
位置が所望とお夛であったとしても、他のチップでは相
対的位置がずれる可能性がある。
Iのソースドレイン部とN−MOBのソースドレイン部
には相対的な位置ズレが起きる。又、マスク自体の配列
精度も完全ではないので、基板内のあるチップで相対的
位置が所望とお夛であったとしても、他のチップでは相
対的位置がずれる可能性がある。
こノ几めP−MOB 、N−MOB(D7−スドレイン
から電極を取る工程において、第6図のようにソースド
レイン上の酸化膜に電極取り出し口4(以下コンタクト
穴と略す)を形成する場合、コンタクト穴4に対しであ
る程度余裕を持って設計しなければならない。このkめ
ソースドレイン部が大きくなシ、半導体装置が小さくで
きないという欠点があった。又、P−LMO8のソース
ドレインとN−MOBのソースドレインはできるだけ精
度良く合わせる必要があるため、マスク合わせも慎重に
行なわなければならず、工程の難易度も高いという欠点
があつ几。
から電極を取る工程において、第6図のようにソースド
レイン上の酸化膜に電極取り出し口4(以下コンタクト
穴と略す)を形成する場合、コンタクト穴4に対しであ
る程度余裕を持って設計しなければならない。このkめ
ソースドレイン部が大きくなシ、半導体装置が小さくで
きないという欠点があった。又、P−LMO8のソース
ドレインとN−MOBのソースドレインはできるだけ精
度良く合わせる必要があるため、マスク合わせも慎重に
行なわなければならず、工程の難易度も高いという欠点
があつ几。
本発明は上記従来方法の欠点であるP−MOSンースド
レイン部とN−MO8ソースドレイン部の相対的位置の
ズレを無くすことによシ、ソースドレイン部を縮小させ
、半導体装置を縮小させることを可能にし、又、マスク
合わせの必要精度を下げることによシ、工程の難易度を
低くするという事を目的としたものである。
レイン部とN−MO8ソースドレイン部の相対的位置の
ズレを無くすことによシ、ソースドレイン部を縮小させ
、半導体装置を縮小させることを可能にし、又、マスク
合わせの必要精度を下げることによシ、工程の難易度を
低くするという事を目的としたものである。
本発明の特徴は、P−MOBのソースドレインとN−M
OBのソースドレイン部の穴開けを同一マスクで同時に
作成しくこの詩人の中には厚さ11分だけ酸化膜を残す
。)、N−MO8領域をレジストで覆ってP−MO8領
域を厚さ11分だけエツチングし、レジスト除去後P型
不純物(例えばボロン)を拡散させた後、P−MO8領
域をレジストで覆いN−MOB領域をソースドレイン上
の酸化膜分だけエツチングしてレジスト除去後N型不純
物(例えばリン)を拡散させ、0−MO8構造を作成す
るというものである。この場合、P −MOBのソース
ドレインと11−M OElのソースドレイン部は同一
マスクで同時に作成するので相対的位置のズレは全く起
こらない。又、N−MO8領域PmMO8領域をそれぞ
れレジストで覆う場合、その合わせ精度はそれ程梢密で
ある必要は無く、ソースドレイン部にかからない程度に
合っていれば良い。又、P−MO8領域をレジストで覆
う時は、マスクはPウェル作成時に用いたマスクを使用
できるし、N−MO8領域をレジストで覆う時は、上記
マスクを用い感光性の異なるレジストを使用すれば良い
。(つまシ通常ネガタイプのレジストを用いているなら
ば、この時はポジタイプのレジストにすれば良い) 以下に本発明の実施例を図を用いて詳細に説明する。先
ず、第4図(a)のように、従来方法と同様にしてPウ
ェル1を形成する。次に第4図(b)のように全面酸化
する。この時の膜厚は50001以上とする。次に第4
図(C)のようにP−MOB、N−MOBのソースドレ
イン部の穴開けを同一マスクで同時に形成する。この時
ノースドレイン上の酸化膜厚はzoooλ程度残す。次
に第4図(d)のように、Pウェル作成時に用いたマス
クを使用し、感光性の逆のレジストを用いて、N−MO
8領域上をレジスト5で覆う。この場合、合わせ精度は
精密である必要はなく、N−MOBのソースドレイン上
をレジストが覆っていれば良い。次に第4図(,3)の
ようicP−MO8領域をンースドレイン上酸化膜厚分
エツチングする。この後、第4図(f)のようにレジス
トを除去してP型不純物(例えばボロン)を拡散させソ
ースドレイン2を作製する。
OBのソースドレイン部の穴開けを同一マスクで同時に
作成しくこの詩人の中には厚さ11分だけ酸化膜を残す
。)、N−MO8領域をレジストで覆ってP−MO8領
域を厚さ11分だけエツチングし、レジスト除去後P型
不純物(例えばボロン)を拡散させた後、P−MO8領
域をレジストで覆いN−MOB領域をソースドレイン上
の酸化膜分だけエツチングしてレジスト除去後N型不純
物(例えばリン)を拡散させ、0−MO8構造を作成す
るというものである。この場合、P −MOBのソース
ドレインと11−M OElのソースドレイン部は同一
マスクで同時に作成するので相対的位置のズレは全く起
こらない。又、N−MO8領域PmMO8領域をそれぞ
れレジストで覆う場合、その合わせ精度はそれ程梢密で
ある必要は無く、ソースドレイン部にかからない程度に
合っていれば良い。又、P−MO8領域をレジストで覆
う時は、マスクはPウェル作成時に用いたマスクを使用
できるし、N−MO8領域をレジストで覆う時は、上記
マスクを用い感光性の異なるレジストを使用すれば良い
。(つまシ通常ネガタイプのレジストを用いているなら
ば、この時はポジタイプのレジストにすれば良い) 以下に本発明の実施例を図を用いて詳細に説明する。先
ず、第4図(a)のように、従来方法と同様にしてPウ
ェル1を形成する。次に第4図(b)のように全面酸化
する。この時の膜厚は50001以上とする。次に第4
図(C)のようにP−MOB、N−MOBのソースドレ
イン部の穴開けを同一マスクで同時に形成する。この時
ノースドレイン上の酸化膜厚はzoooλ程度残す。次
に第4図(d)のように、Pウェル作成時に用いたマス
クを使用し、感光性の逆のレジストを用いて、N−MO
8領域上をレジスト5で覆う。この場合、合わせ精度は
精密である必要はなく、N−MOBのソースドレイン上
をレジストが覆っていれば良い。次に第4図(,3)の
ようicP−MO8領域をンースドレイン上酸化膜厚分
エツチングする。この後、第4図(f)のようにレジス
トを除去してP型不純物(例えばボロン)を拡散させソ
ースドレイン2を作製する。
この拡散時1cP−MO8のソースドレイン2の上は酸
化膜で覆われる。次に第4図(−のように、Pウェル作
成時に用いたマスクを使用し、Pウェル作成時と同様に
レジストパターニングする。これも先程と同様、精密な
合わせ精度は必要ない。次に第4図(→のように、N−
MO8領域をソースドレイン上の酸化膜要分エツチング
する。この酸化膜厚はP−MOBの拡散時に幾らか酸化
されるで、P−MOBのソースドレイン上の酸化膜厚よ
シ若干厚くなる。この後、第4図(1)のようにレジス
トを除去してN型不純物(リン等)を拡散させソースド
レイン3を形成した後、全面酸化膜エツチングすれば、
第4図(j)のような所望の0−MOS構造が得られる
。
化膜で覆われる。次に第4図(−のように、Pウェル作
成時に用いたマスクを使用し、Pウェル作成時と同様に
レジストパターニングする。これも先程と同様、精密な
合わせ精度は必要ない。次に第4図(→のように、N−
MO8領域をソースドレイン上の酸化膜要分エツチング
する。この酸化膜厚はP−MOBの拡散時に幾らか酸化
されるで、P−MOBのソースドレイン上の酸化膜厚よ
シ若干厚くなる。この後、第4図(1)のようにレジス
トを除去してN型不純物(リン等)を拡散させソースド
レイン3を形成した後、全面酸化膜エツチングすれば、
第4図(j)のような所望の0−MOS構造が得られる
。
以上説明したように、本発明によれば同一マスクにより
P−MOS(!:N−MO8を作成するのでP−MOS
ソースドレインと11−MOSソースドレインの相対的
位置ズレが無くなり、ンースドレイン部を縮小させる事
が可能であシ、又、必要なマスク合わせ精度が下がるの
で工程の難易度を低くすることが可能である。
P−MOS(!:N−MO8を作成するのでP−MOS
ソースドレインと11−MOSソースドレインの相対的
位置ズレが無くなり、ンースドレイン部を縮小させる事
が可能であシ、又、必要なマスク合わせ精度が下がるの
で工程の難易度を低くすることが可能である。
第1図は一般的な0−MOS半導体の断面図。
第2図(&)〜(e)は従来方法による0−M0E!半
導体の作成法を示した工程順の断面図。第6図は、0−
MOS半導体にコンタクト穴を形成した様子を示す断面
図。第4図(a)〜(j)は本発明によるC−MOE!
半導体の作成法を示した工程順の断面図である。 1・・・Pウェル 2・・・P−MOSソースドレイン 6・・・N−MOSソースドレイン 4・・・コンタクト穴 5・・・レジスト 以 上 出願人 セイコー1子工業株式会社 第1図 第2図(C1) 第2図(b) 第2図(c) 第2図(d> 第2図te)
導体の作成法を示した工程順の断面図。第6図は、0−
MOS半導体にコンタクト穴を形成した様子を示す断面
図。第4図(a)〜(j)は本発明によるC−MOE!
半導体の作成法を示した工程順の断面図である。 1・・・Pウェル 2・・・P−MOSソースドレイン 6・・・N−MOSソースドレイン 4・・・コンタクト穴 5・・・レジスト 以 上 出願人 セイコー1子工業株式会社 第1図 第2図(C1) 第2図(b) 第2図(c) 第2図(d> 第2図te)
Claims (1)
- 相補型金属酸化物半導体装置のP型ソースドレイン領域
と、N型ンースドレイン領域を作成する工程において、
P型ンースドレイン領域とN型ンースドレイン領域を同
一のフォトマスクで同時に形成し、その後P型不純物と
N型不純物をそれぞれ独自に拡散して形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59105268A JPS60249360A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59105268A JPS60249360A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60249360A true JPS60249360A (ja) | 1985-12-10 |
Family
ID=14402910
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59105268A Pending JPS60249360A (ja) | 1984-05-24 | 1984-05-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60249360A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50116275A (ja) * | 1974-02-28 | 1975-09-11 | ||
JPS5318981A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Production of semiconductor device |
JPS56150856A (en) * | 1980-04-24 | 1981-11-21 | Nec Corp | Manufacture of semiconductor device |
-
1984
- 1984-05-24 JP JP59105268A patent/JPS60249360A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50116275A (ja) * | 1974-02-28 | 1975-09-11 | ||
JPS5318981A (en) * | 1976-08-05 | 1978-02-21 | Nec Corp | Production of semiconductor device |
JPS56150856A (en) * | 1980-04-24 | 1981-11-21 | Nec Corp | Manufacture of semiconductor device |
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