JPS6080269A - 半導体素子の製法 - Google Patents

半導体素子の製法

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JPS6080269A
JPS6080269A JP59147701A JP14770184A JPS6080269A JP S6080269 A JPS6080269 A JP S6080269A JP 59147701 A JP59147701 A JP 59147701A JP 14770184 A JP14770184 A JP 14770184A JP S6080269 A JPS6080269 A JP S6080269A
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channel
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JP59147701A
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ユアン・タウア
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    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 半導体の製造におけるソース・ドレン区域へのイオン注
入の方法。
［従来技術］ 電界効果型（ＦＥＴ）半導体素子はソースとドレンを有
し、これらは例えば米国特許第３７５９７６３号に示す
ように拡散、エツチングにより作られる。
米国特許第４０２７３８０号はｐチャネルとｎチャネル
で相補型をなすＦＥＴを同じ基板上に作ることを示し、
素子同志の酸化物による分離、ｐウェル（井戸）の反対
導電型不純物によるドーピング、ゲートやフィールド酸
化物のドーピング、多結晶シリコン・ゲートのリンによ
るドーピング等を示している。
多種の素子を１つのマスクでそれらの位置、形を規定し
つつ作ることが米国特許第４２４４７５２号に示されて
いる。
米国特許第４１４１１０１号はフォトレジスト・マスク
を用いて自己整合型のイオン注入区域を作ること、マス
ク・パターンにアンダーカットをすること、アルミニウ
ム等のリフト・オフ物質の使用、イオンのレジストによ
る選択的注入等を示している。
［発明が解決しようとする問題点］ イオン注入を２回行なう際マスク処理が１回で済めば工
程が大幅に省略できるので好都合である。
従来、このようなイオン注入時のマスク処理法がなかっ
た。
［問題点を解決するための手段］ フォトレジストと、後にこのレジストの上に付着される
レジスト性のある他の物質を用いて、シリコン・ゲート
の０ＭＯ８等のＦＥＴでｎチャネルとｐチャネルのイオ
ン注入を１回のマスク付着工程によって行なえるような
処理方法を与えることができる。
［実施例］ 第６図で、ｐ型半導体基体１０に普通の方法で酸化物の
壁部１２が付着されている。ｎウェル（井戸）１４が作
られ、ポリシリコン・ゲート１６が従来の方法でパター
ンを決めて形成されてｂする。ポリシリコン・ゲート１
６とｎウェル１４１ま酸化物層１８により完全に覆われ
てｂ）る。層１８は熱付着又は化学的蒸着で作らｈる６ 第２図のように適当なマスク２２を用ｂ１写真製版技術
によりフォトレジスト２０をイ寸番す露光する。
現像した後、第３図に示すような後退したスロープを持
つ形にエツチングする。
第３図で残っているフォトレジスト２０をマスクに用い
て、１％　ｓ　”等のドレン（ントによりｎ３のインブ
ラントを作るよう注入し、これがｎチャネルのソースと
ドレン２４．２６及びｎウェル１４へのオーム接点２８
となる。
次に第４図のように、全体にシリコン層３０を付着する
。
次に第５図のようにフォトレジスト２０を外し、一部の
シリコン層を残す。イニシャルｎ＋ドライブインのため
に、加熱焼鈍をこの過程でｔテなってもよい。
第５図で、例えばＢＦ、＋をドーパントとしてｐ＋イオ
ン注入をして、ｐチャネルのソースとドレン、３２．３
４及び基体１０へのオーム接点を作る。ｎ４″区域はカ
バーされているのでｐ４″添加についてその強さの制限
はない。この際、只一つのマスク操作を用いてｎチャネ
ルとＰチャネルが出来、注入するドーパント量は相互に
独立している点が本発明の特徴である。又、ｎ４″注入
とｐ＋注入はそれぞれ自己整合性がある。
次に、シリコン層３０を選択的プラズマ・エツチング（
即ちＣＦ、を０２内で）によって除くが、下の酸化物層
１８は残して第１図の構造が出来る。
次にこの構造に通常のドライブ・イン、Ｐエッチ、酸化
物スペーサ措定の工程を加えけい化物を作ったり、必要
に応じて突き合せ接点を付けたりする。
上述の自己整合性のｎ４、ｐゝ注入処理は、多種の０Ｍ
Ｏ８形態に亘って使える。これには、ｎウェル、ｐウェ
ル、ツインタブ構造が含まれる。又、基体バイアスが必
要な場合、突き合せ接点のない時にマスクとなる物質は
シリコンでなくても、当初の高濃度注入時にレジストの
形が保たれ又処理後に選択的エツチングで除き、最後に
除去できるものであれば、他の物質でもよい。この場合
、ＩＷ／ｃ＋ｕ２迄のイオン・ビーム強度でウェハを１
．００℃以下に保つウェハ冷却装置付のイオン注入装置
が用いられる。このことは、約１００　Ｋ　ｅ　Ｖで１
０”／ｃ♂の濃度のイオンに関する注入が、レジストの
形に影響させずに１ウェハ当り数分で完了することを意
味する。当初の注入に対してレジストを硬化（プラズマ
や紫外線等で）させる場合でも、蒸着したシリコンを硫
酸−硝酸で除くことができる。
［発明の効果］ 本発明は同じレジスト・パターンを２度使って相補型ｎ
′″・Ｐ′″イオン注入を自己整合的に実施する方法で
、一度目は注入用マスクとして、次には反対極性のパタ
ーン用のリフト・オフ・マスクとして使う。ｐチャネル
・ソース・ドレン区域でのＪ−」１−−１噛−４門ｔ−
＾、・１憧」Ｌ劇し＋−１ピ剛日ｌ駿＋＋＋＋＋＋１’
９゛１−−―°伽＄１雀：ｒｓ違−レ１を咄トー、ｌ・
（（冨趨ａｊｌするのでＣＭＯ８処理方法として極めて
有用である。
【図面の簡単な説明】
第１図、第２図、第３図、第４図、第５図、第６図は本
発明の製法工程の例を示す断面図である。 １０・・・・基体、２０・・・・フォトレジスト、３゜
・・・・シリコン層、２４．２６．３２．３４・・・・
ソース・ドレン。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　山　本　仁　朗 （外１名）

Claims (1)

  1. 【特許請求の範囲】 半導体基体の表面内部にそｈぞれがソース及びドレンの
    予定の区域を持つ第１導電型の第１素子と第２導電型の
    第２素子を形成する方法において、上記基体上にフォト
    レジストを付着し第１素子の区域を覆ったまま第２素子
    の区域を露出するように露光、現像、エツチングし、 第２導電型のイオンを上記露出した区域に注入し、 次いでイオン注入を阻止する性質の物質を上記フォトレ
    ジストの上と露出した区域の上に付着させた後上記フォ
    トレジストを除くことにより、第２素子の区域を上記物
    質で覆ったまま第１素子の区域を露出させ、 上記露出した第１素子の区域に第１導電型のイオンを注
    入することからなる半導体素子の製法。
JP59147701A 1983-10-06 1984-07-18 半導体素子の製法 Expired JPS6052594B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/539,516 US4509991A (en) 1983-10-06 1983-10-06 Single mask process for fabricating CMOS structure
US539516 1983-10-06

Publications (2)

Publication Number Publication Date
JPS6080269A true JPS6080269A (ja) 1985-05-08
JPS6052594B2 JPS6052594B2 (ja) 1985-11-20

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JP59147701A Expired JPS6052594B2 (ja) 1983-10-06 1984-07-18 半導体素子の製法

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EP (1) EP0136632B1 (ja)
JP (1) JPS6052594B2 (ja)
DE (1) DE3479173D1 (ja)

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