JPS63133564A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS63133564A JPS63133564A JP61281106A JP28110686A JPS63133564A JP S63133564 A JPS63133564 A JP S63133564A JP 61281106 A JP61281106 A JP 61281106A JP 28110686 A JP28110686 A JP 28110686A JP S63133564 A JPS63133564 A JP S63133564A
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の製造方法に関し、特にＣＭＯ
３ＩＣのソース、ドレイン領域を形成するための高濃度
イオン注入のマスク形成方法に関する。
３ＩＣのソース、ドレイン領域を形成するための高濃度
イオン注入のマスク形成方法に関する。
従来、シリコンゲートＣＭＯ３集積回路におけるソース
、ドレイン領域を形成する高濃度イオン注入のマスクは
へ！等の金属、あるいはホトレジストが用いられ、Ｎチ
ャネルＭＯ８ＦＥＴのソース、ドレイン領域形成とＰチ
ャネルＭＯ３ＦＥＴのソース、ドレイン領域形成はそれ
ぞれ別々のりソゲラフイエ程でマスクを形成している。
、ドレイン領域を形成する高濃度イオン注入のマスクは
へ！等の金属、あるいはホトレジストが用いられ、Ｎチ
ャネルＭＯ８ＦＥＴのソース、ドレイン領域形成とＰチ
ャネルＭＯ３ＦＥＴのソース、ドレイン領域形成はそれ
ぞれ別々のりソゲラフイエ程でマスクを形成している。
上述した従来のＣＭＯ３集積回路における高濃度イオン
注入のマスク形成法について第２図（ａ〉〜（ｅ）を参
照してより詳しく述べる。まず、第２図（ａ）に示すよ
うに、Ｐ型環電層（Ｐウェル）２およびＮ型導電層（Ｎ
ウェル）３を備えたシリコンからなる半導体基板１上の
フィールド領域に厚いフィールド絶縁膜４と素子形成領
域上に薄いゲート絶縁膜５とを形成し、ゲート絶縁膜５
上にＮ型高濃度不純物を含む多結晶シリコン層６を形成
し、所定の多結晶シリコン層６上に周知のホトリソグラ
フィ技術によりホトレジスト層、７を形成する。次に、
第２図（ｂ）に示すように、前述のホトレジスト層７を
マスクに多結晶シリコン層６をドライエツチングにより
選択的に除去して、ホトレジスト層７を除去し、ゲート
電極となる多結晶シリコン層８．９を形成し、熱酸化に
より絶縁膜１０を形成する０次に、第２図（Ｃ）に示す
ように、高濃度イオン注入のマスクとなるホトレジスト
を塗布し、ホトリソグラフィによりＰチャネルＭＯ３Ｆ
ＥＴのゲートとして多結晶シリコン層９．ソース、ドレ
イン領域の予定されている部分およびＮチャネルＭＯ３
ＦＥＴの接地端子領域の予定されている部分上にそれぞ
れホトレジストマスク１１−１．１１−２を形成し、次
にＡｓ（ヒ素）又はＰ（リン）の高濃度イオン注入を行
ない、ＮチャネルＭＯ３ＦＥＴのソース。
注入のマスク形成法について第２図（ａ〉〜（ｅ）を参
照してより詳しく述べる。まず、第２図（ａ）に示すよ
うに、Ｐ型環電層（Ｐウェル）２およびＮ型導電層（Ｎ
ウェル）３を備えたシリコンからなる半導体基板１上の
フィールド領域に厚いフィールド絶縁膜４と素子形成領
域上に薄いゲート絶縁膜５とを形成し、ゲート絶縁膜５
上にＮ型高濃度不純物を含む多結晶シリコン層６を形成
し、所定の多結晶シリコン層６上に周知のホトリソグラ
フィ技術によりホトレジスト層、７を形成する。次に、
第２図（ｂ）に示すように、前述のホトレジスト層７を
マスクに多結晶シリコン層６をドライエツチングにより
選択的に除去して、ホトレジスト層７を除去し、ゲート
電極となる多結晶シリコン層８．９を形成し、熱酸化に
より絶縁膜１０を形成する０次に、第２図（Ｃ）に示す
ように、高濃度イオン注入のマスクとなるホトレジスト
を塗布し、ホトリソグラフィによりＰチャネルＭＯ３Ｆ
ＥＴのゲートとして多結晶シリコン層９．ソース、ドレ
イン領域の予定されている部分およびＮチャネルＭＯ３
ＦＥＴの接地端子領域の予定されている部分上にそれぞ
れホトレジストマスク１１−１．１１−２を形成し、次
にＡｓ（ヒ素）又はＰ（リン）の高濃度イオン注入を行
ない、ＮチャネルＭＯ３ＦＥＴのソース。
ドレイン領域１２−２．１１−３およびＰチャネルＭＯ
３ＦＥＴの電源端子領域１２−１を形成する。次に、第
２図（ｄ）に示すように、ホトレジストマスク１１１．
１１−２を除去したのち、再び高濃度イオン注入のマス
クとなるホトレジスＩ・を塗布し、ホトリソグラフィに
よりＮチャネルＭＯ３ＦＥＴのゲートである多結晶シリ
コン層８、ソース、ドレイン領域１１−２．１２−３お
よびＰチャネルＭＯ３ＦＥＴの電源端子領域１２−１上
にそれぞれホトレジストマスク１３−２．１３−１を形
成し、次にＢ（ボロン）の高濃度イオン注入を行ない、
ＰチャネルＭＯ３ＦＥＴのソース、ドレイン領域１４−
１．１４−２およびＮチャネルＭＯ３ＦＥＴの接地端子
領域１４−３を形成する。次に、第２図（ｅ）に示すよ
うに、ホトレジストマスク１３−１．１３−２を除去し
たのち、高濃度イオン注入層活性化のなめ熱処理を行な
い、眉間絶縁膜１５を形成し、所定のコンタクト開口１
６分設け、金属配線１７を形成し、ＣＭＯ３集積回路装
置が完成する。
３ＦＥＴの電源端子領域１２−１を形成する。次に、第
２図（ｄ）に示すように、ホトレジストマスク１１１．
１１−２を除去したのち、再び高濃度イオン注入のマス
クとなるホトレジスＩ・を塗布し、ホトリソグラフィに
よりＮチャネルＭＯ３ＦＥＴのゲートである多結晶シリ
コン層８、ソース、ドレイン領域１１−２．１２−３お
よびＰチャネルＭＯ３ＦＥＴの電源端子領域１２−１上
にそれぞれホトレジストマスク１３−２．１３−１を形
成し、次にＢ（ボロン）の高濃度イオン注入を行ない、
ＰチャネルＭＯ３ＦＥＴのソース、ドレイン領域１４−
１．１４−２およびＮチャネルＭＯ３ＦＥＴの接地端子
領域１４−３を形成する。次に、第２図（ｅ）に示すよ
うに、ホトレジストマスク１３−１．１３−２を除去し
たのち、高濃度イオン注入層活性化のなめ熱処理を行な
い、眉間絶縁膜１５を形成し、所定のコンタクト開口１
６分設け、金属配線１７を形成し、ＣＭＯ３集積回路装
置が完成する。
上述した従来のＣＭＯ３集積回路の製造方法では、高濃
度イオン注入のマスク形成において、Ｎ型導電領域とＰ
型導電領域形成時にそれぞれリングラフィ工程が必要と
なるため工程が長くなり、また別々のりソダラフィ工程
であるため目合せマージンが必要となり、集゛積度向上
が阻害されるという欠点がある。
度イオン注入のマスク形成において、Ｎ型導電領域とＰ
型導電領域形成時にそれぞれリングラフィ工程が必要と
なるため工程が長くなり、また別々のりソダラフィ工程
であるため目合せマージンが必要となり、集゛積度向上
が阻害されるという欠点がある。
本発明の目的は、Ｎ型導電領域とＰ型導電領域形成時の
リングラフィ工程をただの１回にしプロセス工程短縮を
図り、また目合せマージン不要のため集積度向上が可能
な半導体集積回路の製造方法を提供することにある。
リングラフィ工程をただの１回にしプロセス工程短縮を
図り、また目合せマージン不要のため集積度向上が可能
な半導体集積回路の製造方法を提供することにある。
本発明の半導体集積回路の製造方法は、半導体基板上に
素子形成領域を区画するフィールド絶縁膜と前記素子形
成領域表面にゲート絶縁膜とをそれぞれ形成する工程と
、前記ゲート絶縁膜の所定部にゲート電極材料層を選択
的に形成したのちその表面を絶縁膜で覆う工程と、前記
ゲート絶縁膜の露出部に有機樹脂膜を選択的に形成する
工程と、前記フィールド絶縁膜、前記絶縁膜で覆われた
ゲート電極材料層及び前記有機樹脂膜をマスクとして第
１導電型不純物イオンを前記半導体基板の所定領域に注
入する工程と、金属膜を形成したのち前記有機樹脂膜と
その上に被着した金属膜を除去する工程と、残された金
属膜を少なくともマスクの一部として第２導電型不純物
を前記半導体基板の所定領域に注入する工程とを含んで
なるものである。
素子形成領域を区画するフィールド絶縁膜と前記素子形
成領域表面にゲート絶縁膜とをそれぞれ形成する工程と
、前記ゲート絶縁膜の所定部にゲート電極材料層を選択
的に形成したのちその表面を絶縁膜で覆う工程と、前記
ゲート絶縁膜の露出部に有機樹脂膜を選択的に形成する
工程と、前記フィールド絶縁膜、前記絶縁膜で覆われた
ゲート電極材料層及び前記有機樹脂膜をマスクとして第
１導電型不純物イオンを前記半導体基板の所定領域に注
入する工程と、金属膜を形成したのち前記有機樹脂膜と
その上に被着した金属膜を除去する工程と、残された金
属膜を少なくともマスクの一部として第２導電型不純物
を前記半導体基板の所定領域に注入する工程とを含んで
なるものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に配置した半導体チップの断面図である。
めの工程順に配置した半導体チップの断面図である。
先ず、第１図（ａ）に示すように、シリコンがらなる半
導体基板１の一主面のそれぞれ別の領域にボロン注入お
よびリン注入を行ない、Ｎ２雰囲気中で長時間ドライブ
イン（押込み拡散）させ、Ｐ型導電層（Ｐウェル）２お
よびＮ型導電層（Ｎウェル）３を形成し、周知の選択酸
化技術により、フィールド領域に１００００人程度の厚
い酸化膜からなるフィールド絶縁膜４を形成して素子形
成領域を区画し、素子形成領域上に比較的薄い２００〜
５００人程度の酸化ホトらなるゲート絶縁膜５を形成す
る。次に約６５０℃のＮ２ないしＡｒ雰囲気中でＳｉＨ
４（モノシラン）の熱分解により多結晶シリコン層６を
６０００人程度０厚さに形成し、約９２０℃のリンの熱
拡散により多結晶シリコン層６の抵抗を２０Ω／口程度
に下げ、その上に１５０００人程度のホトレジスト層７
をパターン形成する。
導体基板１の一主面のそれぞれ別の領域にボロン注入お
よびリン注入を行ない、Ｎ２雰囲気中で長時間ドライブ
イン（押込み拡散）させ、Ｐ型導電層（Ｐウェル）２お
よびＮ型導電層（Ｎウェル）３を形成し、周知の選択酸
化技術により、フィールド領域に１００００人程度の厚
い酸化膜からなるフィールド絶縁膜４を形成して素子形
成領域を区画し、素子形成領域上に比較的薄い２００〜
５００人程度の酸化ホトらなるゲート絶縁膜５を形成す
る。次に約６５０℃のＮ２ないしＡｒ雰囲気中でＳｉＨ
４（モノシラン）の熱分解により多結晶シリコン層６を
６０００人程度０厚さに形成し、約９２０℃のリンの熱
拡散により多結晶シリコン層６の抵抗を２０Ω／口程度
に下げ、その上に１５０００人程度のホトレジスト層７
をパターン形成する。
次に、第１図（ｂ）に示すように、ホトレジスト層７を
マスクに多結晶シリコン層６をドライエツチングにより
選択的に除去して、ホトレジスＩ・層７を除去し、電極
となる多結晶シリコン層８．９を形成する。次に、多結
晶シリコン層８゜９を９５０℃程度で熱酸化させ、５０
０〜７００人の多結晶シリコンの酸化膜からなる絶縁膜
１０を形成する。
マスクに多結晶シリコン層６をドライエツチングにより
選択的に除去して、ホトレジスＩ・層７を除去し、電極
となる多結晶シリコン層８．９を形成する。次に、多結
晶シリコン層８゜９を９５０℃程度で熱酸化させ、５０
０〜７００人の多結晶シリコンの酸化膜からなる絶縁膜
１０を形成する。
次に、第１図（Ｃ）に示すように、例えば高濃度イオン
注入のマスクとなるホトレジストを約２００００ホト度
塗布し、ホトリソグラフィによりＰチャネルＭＯＳＦＥ
ＴのゲーＩ・領域となる多結晶シリコン層９とその両側
のソース、ドレイン領域予定部、ＮチャネルＭＯＳＦＥ
Ｔの接地端子領域の予定部分上にそれぞれホトレジスト
マスク１１−１．１１−２を形成する。次に、高濃度イ
オン注入によるホトレジストの段部のダレを防止するた
めに、例えば波長２３６ｎｍ程度のＬＩＶ光を照射して
、レジスＩ〜硬化を図る。続いてホトレジストマスク１
１−１．１１−２をマスクに人ｓあるいはＰの高濃度イ
オン注入を７ＱｋｅＶ、ＩＸｌ ０１６Ｃ１ｌ−２程度
行ない、ＮチャネルＭＯＳＦＥＴのソース、トレイン領
域１２−２．１２−３およびＰチャネルＭＯＳＦＥＴの
電源端子領域１２−１を形成する。
注入のマスクとなるホトレジストを約２００００ホト度
塗布し、ホトリソグラフィによりＰチャネルＭＯＳＦＥ
ＴのゲーＩ・領域となる多結晶シリコン層９とその両側
のソース、ドレイン領域予定部、ＮチャネルＭＯＳＦＥ
Ｔの接地端子領域の予定部分上にそれぞれホトレジスト
マスク１１−１．１１−２を形成する。次に、高濃度イ
オン注入によるホトレジストの段部のダレを防止するた
めに、例えば波長２３６ｎｍ程度のＬＩＶ光を照射して
、レジスＩ〜硬化を図る。続いてホトレジストマスク１
１−１．１１−２をマスクに人ｓあるいはＰの高濃度イ
オン注入を７ＱｋｅＶ、ＩＸｌ ０１６Ｃ１ｌ−２程度
行ない、ＮチャネルＭＯＳＦＥＴのソース、トレイン領
域１２−２．１２−３およびＰチャネルＭＯＳＦＥＴの
電源端子領域１２−１を形成する。
次に、第１図（ｄ）に示すように、ホトレジストマスク
１１−１．１１−２を残したまま、Ａｆ等の金属層１８
−１．１８−２をシリコン半導体基板１の主面にト様に
厚さ１．３μｍ程度スパッタ法で形成する。
１１−１．１１−２を残したまま、Ａｆ等の金属層１８
−１．１８−２をシリコン半導体基板１の主面にト様に
厚さ１．３μｍ程度スパッタ法で形成する。
次に、第１図（ｅ）に示すように、０２ガスによるプラ
ズマエツチングによりホトレジスト膜１１−１．１１−
２の側壁を若干エツチングした後、通常のホトレジスト
剥離液によりホトレジスト膜１１−１．１１−２および
ホトレジスト上の金属層１８−２を除去（リフトオフ）
する。残った金属層１８−１は自己整合的に上述のＮチ
ャネルＭＯＳＦＥＴのソース、ドレイン領域１２−２．
１２−３およびＰチャネルＭＯＳＦＥＴの電源端子領域
１２−１をマスクする事になる。次に、Ｂの高濃度イオ
ン注入を５０ ｋｅＶ 、 ５ Ｘ １０ ”ｃｓｅ−
”程度性ない、ＰチャネルＭＯＳＦＥＴのソース、ドレ
イン領域１４−１．１４−２およびＮチャネルＭＯＳＦ
ＥＴの接地端子領域１４−３を形成する。
ズマエツチングによりホトレジスト膜１１−１．１１−
２の側壁を若干エツチングした後、通常のホトレジスト
剥離液によりホトレジスト膜１１−１．１１−２および
ホトレジスト上の金属層１８−２を除去（リフトオフ）
する。残った金属層１８−１は自己整合的に上述のＮチ
ャネルＭＯＳＦＥＴのソース、ドレイン領域１２−２．
１２−３およびＰチャネルＭＯＳＦＥＴの電源端子領域
１２−１をマスクする事になる。次に、Ｂの高濃度イオ
ン注入を５０ ｋｅＶ 、 ５ Ｘ １０ ”ｃｓｅ−
”程度性ない、ＰチャネルＭＯＳＦＥＴのソース、ドレ
イン領域１４−１．１４−２およびＮチャネルＭＯＳＦ
ＥＴの接地端子領域１４−３を形成する。
次に、第１図（ｆ）に示すように、上述の金属層１８−
１を除去したのち、高濃度イオン注入層活性化のためｉ
ｏｏｏ℃１．Ｎ２雰囲気で、１０数秒程度のランプア
ニールを行なう。つづいて層間絶縁膜１５を１ｏｏｏｏ
人成長させ、所定のコンタクト開口１６を設け、金属配
線１７を形成し、ＣＭＯ９集積回路が完成する。
１を除去したのち、高濃度イオン注入層活性化のためｉ
ｏｏｏ℃１．Ｎ２雰囲気で、１０数秒程度のランプア
ニールを行なう。つづいて層間絶縁膜１５を１ｏｏｏｏ
人成長させ、所定のコンタクト開口１６を設け、金属配
線１７を形成し、ＣＭＯ９集積回路が完成する。
以上の実施例においては、プロセス工程中はじめにＡｓ
あるいはＰの高濃度イオン注入を行ないＮ型導電領域を
形成し、そののちＢの高濃度イオン注入を行ないＰ型環
、主領域を形成したが、その逆の順序でも可能である事
は言うまでもない。
あるいはＰの高濃度イオン注入を行ないＮ型導電領域を
形成し、そののちＢの高濃度イオン注入を行ないＰ型環
、主領域を形成したが、その逆の順序でも可能である事
は言うまでもない。
以上説明したように本発明は、半導体集積回路のＮ型導
電領域とＰ型導電領域の選択的形成にあたり、従来２回
必要であったりソゲラフイエ程を、金属膜のりフトオフ
法を利用することによリ、ただの１回にする事が可能と
なり、プロセス工程短縮の効果がある。
電領域とＰ型導電領域の選択的形成にあたり、従来２回
必要であったりソゲラフイエ程を、金属膜のりフトオフ
法を利用することによリ、ただの１回にする事が可能と
なり、プロセス工程短縮の効果がある。
また従来２回のりソゲラフイエ程のため目合せマージン
が必要となっていたが、本発明によりＮ型導電領域とＰ
型導電領域との切換え形成が自己整合的に行いうるため
、目合せマージンが必要となり集積度の向上がもたらさ
れる効果がある。
が必要となっていたが、本発明によりＮ型導電領域とＰ
型導電領域との切換え形成が自己整合的に行いうるため
、目合せマージンが必要となり集積度の向上がもたらさ
れる効果がある。
また本発明は特にＣＭＯ８集積回路に限定されるもので
はなく異なる導電型領域が必要な種々の集積回路装置に
広く応用できるものである。
はなく異なる導電型領域が必要な種々の集積回路装置に
広く応用できるものである。
第１図（ａ）〜（ｆ＞は本発明の一実施例を説明するた
めの製造工程順に配置した半導体チップの断面図、第２
図（ａ）〜（ｅ）は従来例を説明するための製造工程順
に配置した半導体チップの断面図である。 １・・・半導体基板、２・・・Ｐ型導電層（Ｐウェル）
、３・・・Ｎ型導電層（Ｎウェル）、４・・・フィール
ド絶縁膜、５・・・ゲート絶縁膜、６・・・多結晶シリ
コン層、７・・・ホ）・レジスト層、８，９・・・多結
晶シリコン層、１０・・・絶縁膜、１１−１．１１−２
・・・ホトレジストマスク、１２−１・・・電源端子領
域、１２−２．１２−３・・・ソース、ドレイン領域、
１３−１．１３−２・・・ホトレジストマスク、１４＝
１゜１４−２・・・ソース、トレイン領域、１５・・・
層間絶縁膜、１６・・・コンタクト開口、１７・・・金
属配線、１８−１．１８−２・・・金属層。 代理人 弁理士 内 原 晋α （′ 第１０ 磐２図 第２ 図
めの製造工程順に配置した半導体チップの断面図、第２
図（ａ）〜（ｅ）は従来例を説明するための製造工程順
に配置した半導体チップの断面図である。 １・・・半導体基板、２・・・Ｐ型導電層（Ｐウェル）
、３・・・Ｎ型導電層（Ｎウェル）、４・・・フィール
ド絶縁膜、５・・・ゲート絶縁膜、６・・・多結晶シリ
コン層、７・・・ホ）・レジスト層、８，９・・・多結
晶シリコン層、１０・・・絶縁膜、１１−１．１１−２
・・・ホトレジストマスク、１２−１・・・電源端子領
域、１２−２．１２−３・・・ソース、ドレイン領域、
１３−１．１３−２・・・ホトレジストマスク、１４＝
１゜１４−２・・・ソース、トレイン領域、１５・・・
層間絶縁膜、１６・・・コンタクト開口、１７・・・金
属配線、１８−１．１８−２・・・金属層。 代理人 弁理士 内 原 晋α （′ 第１０ 磐２図 第２ 図
Claims (1)
- 半導体基板上に素子形成領域を区画するフィールド絶
縁膜と前記素子形成領域表面にゲート絶縁膜とをそれぞ
れ形成する工程と、前記ゲート絶縁膜の所定部にゲート
電極材料層を選択的に形成したのちその表面を絶縁膜で
覆う工程と、前記ゲート絶縁膜の露出部に有機樹脂膜を
選択的に形成する工程と、前記フィールド絶縁膜、前記
絶縁膜で覆われたゲート電極材料層及び前記有機樹脂膜
をマスクとして第１導電型不純物イオンを前記半導体基
板の所定領域に注入する工程と、金属膜を形成したのち
前記有機樹脂膜とその上に被着した金属膜を除去する工
程と、残された金属膜を少なくともマスクの一部として
第２導電型不純物を前記半導体基板の所定領域に注入す
る工程とを含んでなることを特徴とする半導体集積回路
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281106A JPS63133564A (ja) | 1986-11-25 | 1986-11-25 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61281106A JPS63133564A (ja) | 1986-11-25 | 1986-11-25 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133564A true JPS63133564A (ja) | 1988-06-06 |
Family
ID=17634432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61281106A Pending JPS63133564A (ja) | 1986-11-25 | 1986-11-25 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133564A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211785A (ja) * | 1993-12-31 | 1995-08-11 | Hyundai Electron Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH08316168A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080269A (ja) * | 1983-10-06 | 1985-05-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体素子の製法 |
-
1986
- 1986-11-25 JP JP61281106A patent/JPS63133564A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080269A (ja) * | 1983-10-06 | 1985-05-08 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体素子の製法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211785A (ja) * | 1993-12-31 | 1995-08-11 | Hyundai Electron Ind Co Ltd | 半導体装置及びその製造方法 |
| JPH08316168A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
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