JPH01165159A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH01165159A JPH01165159A JP62322773A JP32277387A JPH01165159A JP H01165159 A JPH01165159 A JP H01165159A JP 62322773 A JP62322773 A JP 62322773A JP 32277387 A JP32277387 A JP 32277387A JP H01165159 A JPH01165159 A JP H01165159A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は相補ＷＭＯ８半導体装置の製造方法に関する
ものである。
ものである。
（従来の技術）
相補型ＭＯ８半導体装置の従来の製造方法としては特開
昭６０−２４１２５６号公報に開示されるものがあり、
その方法を第２図を参照して説明する。
昭６０−２４１２５６号公報に開示されるものがあり、
その方法を第２図を参照して説明する。
まず、公知の方法により半導体基板１にＰ型ウェル領域
２とＮ型ウェル領域３を形成し、さらにフィールド酸化
膜４を形成し、さらに各ウェル領域２，３上にてゲート
酸化膜５とＰ−）電極６を形成する（第２図（ａ））。
２とＮ型ウェル領域３を形成し、さらにフィールド酸化
膜４を形成し、さらに各ウェル領域２，３上にてゲート
酸化膜５とＰ−）電極６を形成する（第２図（ａ））。
次に、Ｎ型ウェル領域３上を公知のフォトリソ技術によ
りパターニングしたフォトレゾストアで覆った後、該フ
ォトレジストアおよび２厘ウェル領域２のｆｆ−１電極
６をイオン打込みのマスクとしてリンイオン８をＰ壓つ
ェル領域２に打込み、Ｎ−拡散層９を形成する（第２図
（ｂ））。
りパターニングしたフォトレゾストアで覆った後、該フ
ォトレジストアおよび２厘ウェル領域２のｆｆ−１電極
６をイオン打込みのマスクとしてリンイオン８をＰ壓つ
ェル領域２に打込み、Ｎ−拡散層９を形成する（第２図
（ｂ））。
次に、フォトレノストアを除去した後、公知のＣＶＤ技
術を使って全面にＣＶＤ酸化膜を形成し、さらにそのＣ
ＶＤ酸化膜を公知のエツチング技術を使ってエツチング
することにより、Ｐをウェル領域２およびＮをウェル領
域３上のゲート電極６の側壁に、残存ＣＶＤ酸化膜から
なるサイドウオール１０を形成する（第２図（Ｃ））。
術を使って全面にＣＶＤ酸化膜を形成し、さらにそのＣ
ＶＤ酸化膜を公知のエツチング技術を使ってエツチング
することにより、Ｐをウェル領域２およびＮをウェル領
域３上のゲート電極６の側壁に、残存ＣＶＤ酸化膜から
なるサイドウオール１０を形成する（第２図（Ｃ））。
その後、公知のフォトリソ技術により／臂ターニングし
たフォトレジスト１１で何びＮｕウェル領域３上を覆う
。そして、そのフォトレゾスト１１とＰ型ウェル領域２
上のゲート電極６およびサイドウオール１０をイオン打
込みのマスクとしてヒ素イオン１２をｐｍウェル領域２
に打込み、Ｎ＋拡散層１３を形成する。これにより、Ｐ
型ウェル領域２内には、Ｎ″″拡散層９とＮ＋拡散層１
３からなるＬＤＤ構造のソース・ドレイン拡散層が形成
され、その上のゲート電極６およびＰ−）酸化膜５と相
俟ってＮＭＯＳトランジスタが完成する（第２図（ｄ）
）。
たフォトレジスト１１で何びＮｕウェル領域３上を覆う
。そして、そのフォトレゾスト１１とＰ型ウェル領域２
上のゲート電極６およびサイドウオール１０をイオン打
込みのマスクとしてヒ素イオン１２をｐｍウェル領域２
に打込み、Ｎ＋拡散層１３を形成する。これにより、Ｐ
型ウェル領域２内には、Ｎ″″拡散層９とＮ＋拡散層１
３からなるＬＤＤ構造のソース・ドレイン拡散層が形成
され、その上のゲート電極６およびＰ−）酸化膜５と相
俟ってＮＭＯＳトランジスタが完成する（第２図（ｄ）
）。
次に、フォトレゾスト１１を除去した後、今度は、公知
のフォトリソ技術によりパターニングしたフォトレソス
）１４でＰ型ウェル領域２上を覆う。そして、そのフォ
トレジスト１４と８厘ウェル領域３上のゲート電極６お
よびサイドウオール１０をイオン打込みのマスクとして
ボロンイオン１５をＮ型ウェル領域３に打込み、Ｐ＋拡
散層１６（ソース・ドレイン拡散層）を形成することに
より、Ｎ型ウェル領域３側にＰＭＯ８）ランゾスタを完
成させる（第２図（ｅ））。
のフォトリソ技術によりパターニングしたフォトレソス
）１４でＰ型ウェル領域２上を覆う。そして、そのフォ
トレジスト１４と８厘ウェル領域３上のゲート電極６お
よびサイドウオール１０をイオン打込みのマスクとして
ボロンイオン１５をＮ型ウェル領域３に打込み、Ｐ＋拡
散層１６（ソース・ドレイン拡散層）を形成することに
より、Ｎ型ウェル領域３側にＰＭＯ８）ランゾスタを完
成させる（第２図（ｅ））。
その後、フォトレジスト１４を除去することにより（第
２図（ｆ））、相補ｆＭＯ８半導体装置が完成する。
２図（ｆ））、相補ｆＭＯ８半導体装置が完成する。
（発明が解決しようとする問題点）
しかしながら、上記のような従来の製造方法では、ソー
ス・ドレイン拡散層を形成するために７オトリソエ程が
最低３回は必要となり、フォトリン工程が多く、工程が
複雑となる問題点がありた。
ス・ドレイン拡散層を形成するために７オトリソエ程が
最低３回は必要となり、フォトリン工程が多く、工程が
複雑となる問題点がありた。
また、ＰＭＯＳＭＯＳトランジスタＯ８）ランソスタで
同時にサイドウオールｌＯがゲート電極６の側壁に形成
されるため、ＰＭＯＳＭＯＳトランジスタス・ドレイン
拡散層形成に最適なサイドウオール形状とすれば、ＮＭ
Ｏ８）ランＶスタ側では不向きとなり、またＮＭＯＳト
ランジスタのソース・ドレイン拡散層形成に最適なサイ
ドウオール形状とすればＰＭＯ８）ランゾスタ側では不
向きとなり、したがって、サイドウオールが原因でＰＭ
Ｏ８）ランゾスタとＮＭＯＳトランジスタの両方のソー
ス・ドレイン拡散層を最適構造に形成することは困難で
あった。
同時にサイドウオールｌＯがゲート電極６の側壁に形成
されるため、ＰＭＯＳＭＯＳトランジスタス・ドレイン
拡散層形成に最適なサイドウオール形状とすれば、ＮＭ
Ｏ８）ランＶスタ側では不向きとなり、またＮＭＯＳト
ランジスタのソース・ドレイン拡散層形成に最適なサイ
ドウオール形状とすればＰＭＯ８）ランゾスタ側では不
向きとなり、したがって、サイドウオールが原因でＰＭ
Ｏ８）ランゾスタとＮＭＯＳトランジスタの両方のソー
ス・ドレイン拡散層を最適構造に形成することは困難で
あった。
この発明は上記の点に鑑みなされたもので、上記従来の
問題点を一掃できる相補型ＭＯ８半導体装置の製造方法
を提供することを目的とする。
問題点を一掃できる相補型ＭＯ８半導体装置の製造方法
を提供することを目的とする。
（問題点を解決するための手段）
仁の発明では、半導体基板のＮＭＯＳトランジスタ形成
領域上およびＰＭＯＳトランジスタ形成領域上にそれぞ
れゲート酸化膜とゲート電極を形成した後、一方のトラ
ンジスタ形成領域上を感光性を有する耐熱性コーティン
グ材で覆い、そのコーティング材および他方のトランジ
スタ形成領域のＰ−）電極をマスクとして他方のトラン
ジスタ形成領域に不純物イオンを打込み、低濃度不純物
拡散層を必要により形成し、その後全面にＣＶＤ膜を形
成し念後、該ＣＶＤ膜を全面エツチングすることにより
、前記コーティング材で覆われていない他方のトランジ
スタ形成領域上のゲート電極の側壁にのみＣＶＤ膜から
なるサイドウオールを形成し、次いでそのサイドウオー
ルとゲート電極および一方のトランジスタ形成領域上の
前記コーティング材をマスクとして他方のトランジスタ
形成領域に不純物イオンを打込み、高濃度不純物拡散層
を形成する。その後、一方のトランジスタ形成領域上の
前記コーティング材を除去した後、他方のトランジスタ
形成領域上を新たに感光性を有する耐熱性コーティング
材で覆い、その後、前記と同様にして今度は一方のトラ
ンジスタ形成領域側に対して必要により低濃度不純物拡
散層を形成し、サイドクｔ−ルを設け、さらに高濃度不
純物拡散層を形成し、最後に、一方のトランジスタ形成
領域上のコーティング材を除去する。
領域上およびＰＭＯＳトランジスタ形成領域上にそれぞ
れゲート酸化膜とゲート電極を形成した後、一方のトラ
ンジスタ形成領域上を感光性を有する耐熱性コーティン
グ材で覆い、そのコーティング材および他方のトランジ
スタ形成領域のＰ−）電極をマスクとして他方のトラン
ジスタ形成領域に不純物イオンを打込み、低濃度不純物
拡散層を必要により形成し、その後全面にＣＶＤ膜を形
成し念後、該ＣＶＤ膜を全面エツチングすることにより
、前記コーティング材で覆われていない他方のトランジ
スタ形成領域上のゲート電極の側壁にのみＣＶＤ膜から
なるサイドウオールを形成し、次いでそのサイドウオー
ルとゲート電極および一方のトランジスタ形成領域上の
前記コーティング材をマスクとして他方のトランジスタ
形成領域に不純物イオンを打込み、高濃度不純物拡散層
を形成する。その後、一方のトランジスタ形成領域上の
前記コーティング材を除去した後、他方のトランジスタ
形成領域上を新たに感光性を有する耐熱性コーティング
材で覆い、その後、前記と同様にして今度は一方のトラ
ンジスタ形成領域側に対して必要により低濃度不純物拡
散層を形成し、サイドクｔ−ルを設け、さらに高濃度不
純物拡散層を形成し、最後に、一方のトランジスタ形成
領域上のコーティング材を除去する。
（作用）
このような方法によれば、各トランジスタ形成領域上（
ＰＭＯ８）ランゾスタ形成領域上とＮＭＯＳトランジス
タ形成領域上）を感光性を有する耐熱性コーティング材
で覆う際に７オトリソエ程が必要であるが、計２回です
む。また、ゲート電極の側壁には、ＮＭＯ８）：７ンシ
スタ形成領域側とＰＭＯ８）ランＶスタ形成領域側で別
工程でサイドウオールが形成される。
ＰＭＯ８）ランゾスタ形成領域上とＮＭＯＳトランジス
タ形成領域上）を感光性を有する耐熱性コーティング材
で覆う際に７オトリソエ程が必要であるが、計２回です
む。また、ゲート電極の側壁には、ＮＭＯ８）：７ンシ
スタ形成領域側とＰＭＯ８）ランＶスタ形成領域側で別
工程でサイドウオールが形成される。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
まず、公知の方法により半導体基板２１にＰＷウェル領
域２２とＮ型ウェル領域２３を形成し、さらにフィール
ド酸化膜２４を形成し、さらに各ウェル領域２２，２３
上にてゲート酸化膜２５とｒ−計電極２６を形成する（
第１図（ａ））。ここで、ｒ−計電極２６は、Ｉリシリ
コン、ポリサイドあるいは高融点金属からなる。
域２２とＮ型ウェル領域２３を形成し、さらにフィール
ド酸化膜２４を形成し、さらに各ウェル領域２２，２３
上にてゲート酸化膜２５とｒ−計電極２６を形成する（
第１図（ａ））。ここで、ｒ−計電極２６は、Ｉリシリ
コン、ポリサイドあるいは高融点金属からなる。
次に、基板２１上の全面に感光性を有する耐熱性コーテ
ィング材２８を塗布し、次いでこのコーティング材２８
を公知のフォトリソ技術によりパターニングすることに
より、基板２１のＮ型ウェル領域２３上を前記コーティ
ング材２８で覆う〔第１図（ｂ）〕。ここで、感光性を
有する耐熱性コーティング材２８としては例えば感光性
ポリイミドがあり、具体的にはチバガイギ社！ロピミド
３１８Φ３４８、旭化成Ｆ−２２４０・Ｇ−５３２４な
どである。このような感光性ポリイミドの耐熱温度は４
００℃〜５００℃程度である。また、このような感光性
ポリイミドは公知のフォトリソ技術でノＩターニングで
き、膜厚は６０００λ〜１５０００λ程度とする。
ィング材２８を塗布し、次いでこのコーティング材２８
を公知のフォトリソ技術によりパターニングすることに
より、基板２１のＮ型ウェル領域２３上を前記コーティ
ング材２８で覆う〔第１図（ｂ）〕。ここで、感光性を
有する耐熱性コーティング材２８としては例えば感光性
ポリイミドがあり、具体的にはチバガイギ社！ロピミド
３１８Φ３４８、旭化成Ｆ−２２４０・Ｇ−５３２４な
どである。このような感光性ポリイミドの耐熱温度は４
００℃〜５００℃程度である。また、このような感光性
ポリイミドは公知のフォトリソ技術でノＩターニングで
き、膜厚は６０００λ〜１５０００λ程度とする。
次に、前記第１図（ｂ）に併せて示すように、Ｎ型ウェ
ル領域２３上のコーティング材２８およびＰ型ウェル領
域２２上のｙ−）電極２６をマスクとしてリンイオンま
たはヒ素イオン２９を打込み量１〜５ Ｘ １０” ｔ
ｏｎｓ／ｃｊ 、打込みエネルギ３０〜５０ＫｅＶでＰ
型ウェル領域２２にイオン打込みし、Ｎ″″拡散層３０
を形成する。
ル領域２３上のコーティング材２８およびＰ型ウェル領
域２２上のｙ−）電極２６をマスクとしてリンイオンま
たはヒ素イオン２９を打込み量１〜５ Ｘ １０” ｔ
ｏｎｓ／ｃｊ 、打込みエネルギ３０〜５０ＫｅＶでＰ
型ウェル領域２２にイオン打込みし、Ｎ″″拡散層３０
を形成する。
次に、基板２１上の全面に、公知のＣＶＤ技術によりＣ
ＶＤ酸化膜３１を３０００λ〜５０００λ厚に形成する
（第１図（Ｃ））。ここで、ＣＶＤ酸化膜３１はＰＳＧ
膜あるいはＳｉｎ、膜などである。また、ＣＶＤ生成温
度は、コーティング材２８の耐熱温度以下である。
ＶＤ酸化膜３１を３０００λ〜５０００λ厚に形成する
（第１図（Ｃ））。ここで、ＣＶＤ酸化膜３１はＰＳＧ
膜あるいはＳｉｎ、膜などである。また、ＣＶＤ生成温
度は、コーティング材２８の耐熱温度以下である。
しかる後、ＣＶＤ酸化膜３１を異方性エツチングで全面
エツチングすることにより、前記コーティング材２８で
覆われていないＰ型ウェル領域２２上のゲート電極２６
の側壁にのみ、ＣＶＤ酸化膜からなるサイドウオール３
２を形成し、他からはすべてＣＶＤ酸化膜３１を除去す
る（第１図（ｄ））。
エツチングすることにより、前記コーティング材２８で
覆われていないＰ型ウェル領域２２上のゲート電極２６
の側壁にのみ、ＣＶＤ酸化膜からなるサイドウオール３
２を形成し、他からはすべてＣＶＤ酸化膜３１を除去す
る（第１図（ｄ））。
この時、ＣＶＤ酸化膜３１とコーティング材２８とのエ
ツチングの選択比は５〜ｌＯ倍程度である。
ツチングの選択比は５〜ｌＯ倍程度である。
ま九、サイドウオール３２は、幅が０．２〜０．３μｍ
程度となるように形成する。
程度となるように形成する。
その後、同第１図（ｄ）に示すように、Ｐ型ウェル領域
２２上のｙ−計電極２６とサイドウオール３２、および
Ｎ型ウェル領域２３上のコーティング材２８をマスクと
してヒ素イオン３３を打込み量１〜２×１０１６ｔｏｎ
ｓ／ａｌ 、打込みエネルギ３０〜５０ＫｅＶでＰ型ウ
ェル領域２２にイオン打込みし、Ｎ十拡散層３４を形成
する。これＫより、Ｐ型ウェル領域２２内には、Ｎ十拡
散層３４とＮ−拡散層３０からなるＬＤＤ構造のソース
・ドレイン拡散層が形成され、その上のゲート電極２６
およびＰ−）酸化膜２５と相俟ってＮＭＯ８）ランノス
タが完成する。
２２上のｙ−計電極２６とサイドウオール３２、および
Ｎ型ウェル領域２３上のコーティング材２８をマスクと
してヒ素イオン３３を打込み量１〜２×１０１６ｔｏｎ
ｓ／ａｌ 、打込みエネルギ３０〜５０ＫｅＶでＰ型ウ
ェル領域２２にイオン打込みし、Ｎ十拡散層３４を形成
する。これＫより、Ｐ型ウェル領域２２内には、Ｎ十拡
散層３４とＮ−拡散層３０からなるＬＤＤ構造のソース
・ドレイン拡散層が形成され、その上のゲート電極２６
およびＰ−）酸化膜２５と相俟ってＮＭＯ８）ランノス
タが完成する。
次に、Ｎ型ウェル領域２３上のコーティング材２８を除
去する。そして、今度は、基板２１上全面への感光性を
有する耐熱性コーティング材の塗布と、該コーティング
材の通常のフォトリソ技術によるパターニングにより、
第１図（６）に示すようにＰをウェル領域２２上を前記
コーティング材３５で覆う。
去する。そして、今度は、基板２１上全面への感光性を
有する耐熱性コーティング材の塗布と、該コーティング
材の通常のフォトリソ技術によるパターニングにより、
第１図（６）に示すようにＰをウェル領域２２上を前記
コーティング材３５で覆う。
そして、ＰＭＯ８）ランシスタ側もＬＤＤ構造のソース
・ドレイン拡散層とするならば、ここで、前記コーティ
ング材３５とＮ型ウェル領域２３上のゲート電極２６を
マスクとして不純物イオンをＮ型ウェル領域２３にイオ
ン打込みし、Ｐ−拡散層を形成する。この実施例では、
この工程は行っていない。
・ドレイン拡散層とするならば、ここで、前記コーティ
ング材３５とＮ型ウェル領域２３上のゲート電極２６を
マスクとして不純物イオンをＮ型ウェル領域２３にイオ
ン打込みし、Ｐ−拡散層を形成する。この実施例では、
この工程は行っていない。
その後、同第１図（ｅ）に示すように、基板２１上の全
面に公知のＣＶＤ技術によりＣＶＤ酸化膜３６を２００
０λ〜５０００＾厚に形成する。そして、このＣＶＤ酸
化膜３６を異方性エツチングで全面エツチングすること
により、第１図（ｆ）のように、前記コーティング材３
５で覆われていないＮｆｆ１ウエル領域２３上のゲート
電極２６の側壁に、ＣＶＤ酸化膜からなるサイドウオー
ル３７を形成し、他からはすべてＣＶＤ酸化膜３６を除
去する。この時、サイドウオール３７は、幅が０．１〜
０．３μ溝程度となるように形成する。
面に公知のＣＶＤ技術によりＣＶＤ酸化膜３６を２００
０λ〜５０００＾厚に形成する。そして、このＣＶＤ酸
化膜３６を異方性エツチングで全面エツチングすること
により、第１図（ｆ）のように、前記コーティング材３
５で覆われていないＮｆｆ１ウエル領域２３上のゲート
電極２６の側壁に、ＣＶＤ酸化膜からなるサイドウオー
ル３７を形成し、他からはすべてＣＶＤ酸化膜３６を除
去する。この時、サイドウオール３７は、幅が０．１〜
０．３μ溝程度となるように形成する。
その後、同第１図（ｆ）に示すように、Ｎｕウェル領域
２３上のゲート電極２６とサイドウオール３７、および
Ｐをウェル領域２２上のコーティング材３５をマスクと
してがロンイオンまたはフッ化ボロンイオン３８を打込
み量１〜５ Ｘ １０’ １ｏｎａ／ａｉ 、打込みエ
ネルギ３０〜８０ＫｅＶでＮ型りエル領域２３にイオン
打込みすることにより、該Ｎ型、ウェル領域２３内にＰ
十拡散層３９（ソース・ドレイン拡散層）を形成し、該
Ｎ型ウェル領域２３側にＰＭＯ８）ランノスタを完成さ
せる・ 最後に、Ｐ壓つェ、ル領域２２上のコーティング材３５
を除去する。
２３上のゲート電極２６とサイドウオール３７、および
Ｐをウェル領域２２上のコーティング材３５をマスクと
してがロンイオンまたはフッ化ボロンイオン３８を打込
み量１〜５ Ｘ １０’ １ｏｎａ／ａｉ 、打込みエ
ネルギ３０〜８０ＫｅＶでＮ型りエル領域２３にイオン
打込みすることにより、該Ｎ型、ウェル領域２３内にＰ
十拡散層３９（ソース・ドレイン拡散層）を形成し、該
Ｎ型ウェル領域２３側にＰＭＯ８）ランノスタを完成さ
せる・ 最後に、Ｐ壓つェ、ル領域２２上のコーティング材３５
を除去する。
なお、上記一実施例では最初にＮＭＯＳトランジスタ、
次にＰＭＯＳトランソスタを形成したが、形成順序を逆
にすることもできる。
次にＰＭＯＳトランソスタを形成したが、形成順序を逆
にすることもできる。
（発明の効果）
以上のように、この発明の方法によれば、実施例のＰ型
ウェル領域とＮ型ウェル領域に対応するＰＭＯＳトラン
ジスタ形成領域とＮＭＯＳトランジスタ形成領域上をコ
ーティング材で覆う際に７オトリソエ程が必要であるが
、計２回ですみ、したがって、工程の簡略化を図れる。
ウェル領域とＮ型ウェル領域に対応するＰＭＯＳトラン
ジスタ形成領域とＮＭＯＳトランジスタ形成領域上をコ
ーティング材で覆う際に７オトリソエ程が必要であるが
、計２回ですみ、したがって、工程の簡略化を図れる。
また、ＮＭＯＳトランジスタ側とＰＭＯＳトランジスタ
側で別工程でゲート電極の側壁にサイドウオールが形成
されるため、サイドウオールを各トランジスタの拡散層
形成に最適な形状とすることができ、したがりて、ＰＭ
Ｏ８）ランゾスタとＮＭＯ８）？ンソスタの両方のソー
ス・ドレイン拡散層を最適構造に形成して特性の改善を
図ることができる。
側で別工程でゲート電極の側壁にサイドウオールが形成
されるため、サイドウオールを各トランジスタの拡散層
形成に最適な形状とすることができ、したがりて、ＰＭ
Ｏ８）ランゾスタとＮＭＯ８）？ンソスタの両方のソー
ス・ドレイン拡散層を最適構造に形成して特性の改善を
図ることができる。
第１図はこの発明の相補型ＭＯ８半導体装置の製造方法
の一実施例を示す工程断面図、第２図は従来の相補型Ｍ
Ｏ８半導体装置の製造方法を示す工程断面図である。 ２１・・・半導体基板、２２・・・Ｐ屋つェル領域、２
３・−Ｎ型ウェル領域、２５・・・ゲート酸化膜、２６
・・・ゲート電極、２８・・・コーティング材、２９・
・・リンイオンまたはヒ素イオン、３０・・・Ｎ−拡散
層、３１・・・ＣＶＤ酸化膜、３２・・・サイドウオー
ル、３３・・・ヒ素イオン、３４・・・Ｎ＋拡散層、３
５・・・コーティング材、３６・・・ＣＶＤ酸化膜、３
７・・・サイドウオール、３８・：・メロンイオンまた
はフッ化ボロンイオン、３９・・・Ｐ十拡散層。 Ｑ −Ｑ
９％＋
−Ｎ１ＱＯ’７−
の一実施例を示す工程断面図、第２図は従来の相補型Ｍ
Ｏ８半導体装置の製造方法を示す工程断面図である。 ２１・・・半導体基板、２２・・・Ｐ屋つェル領域、２
３・−Ｎ型ウェル領域、２５・・・ゲート酸化膜、２６
・・・ゲート電極、２８・・・コーティング材、２９・
・・リンイオンまたはヒ素イオン、３０・・・Ｎ−拡散
層、３１・・・ＣＶＤ酸化膜、３２・・・サイドウオー
ル、３３・・・ヒ素イオン、３４・・・Ｎ＋拡散層、３
５・・・コーティング材、３６・・・ＣＶＤ酸化膜、３
７・・・サイドウオール、３８・：・メロンイオンまた
はフッ化ボロンイオン、３９・・・Ｐ十拡散層。 Ｑ −Ｑ
９％＋
−Ｎ１ＱＯ’７−
Claims (1)
- 【特許請求の範囲】 （ａ）半導体基板のＮＭＯＳトランジスタ形成領域上お
よびＰＭＯＳトランジスタ形成領域上にそれぞれゲート
酸化膜とゲート電極を形成した後、一方のトランジスタ
形成領域上を感光性を有する耐熱性コーティング材で覆
う工程と、 （ｂ）そのコーティング材および他方のトランジスタ形
成領域のゲート電極をマスクとして他方のトランジスタ
形成領域に不純物イオンを打込み、低濃度不純物拡散層
を必要により形成する工程と、 （ｃ）その後、全面にＣＶＤ膜を形成し、そのＣＶＤ膜
を全面エッチングすることにより、前記コーティング材
で覆われていない他方のトランジスタ形成領域上のゲー
ト電極の側壁にのみＣＶＤ膜からなるサイドウォールを
形成する工程と、 （ｄ）そのサイドウォールとゲート電極および一方のト
ランジスタ形成領域上の前記コーティング材をマスクと
して他方のトランジスタ形成領域に不純物イオンを打込
み、高濃度不純物拡散層を形成する工程と、 （ｅ）その後、一方のトランジスタ形成領域上の前記コ
ーティング材を除去した後、他方のトランジスタ形成領
域上を新たに感光性を有する耐熱性コーティング材で覆
う工程と、 （ｆ）そのコーティング材および一方のトランジスタ形
成領域のゲート電極をマスクとして一方のトランジスタ
形成領域に不純物イオンを打込み、低濃度不純物拡散層
を必要により形成する工程と、 （ｇ）その後、ＣＶＤ膜の全面形成と、そのＣＶＤ膜の
全面エッチングにより、前記コーティング材で覆われて
いない一方のトランジスタ形成領域上のゲート電極の側
壁にＣＶＤ膜からなるサイドウォールを形成する工程と
、 （ｈ）そのサイドウォールとゲート電極および他方のト
ランジスタ形成領域上の前記コーティング材をマスクと
して一方のトランジスタ形成領域に不純物イオンを打込
み、高濃度不純物拡散層を形成する工程と、 （ｉ）その後、他方のトランジスタ形成領域上のコーテ
ィング材を除去する工程とを具備してなる相補型ＭＯＳ
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322773A JPH01165159A (ja) | 1987-12-22 | 1987-12-22 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322773A JPH01165159A (ja) | 1987-12-22 | 1987-12-22 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01165159A true JPH01165159A (ja) | 1989-06-29 |
Family
ID=18147480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322773A Pending JPH01165159A (ja) | 1987-12-22 | 1987-12-22 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01165159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874330A (en) * | 1996-06-10 | 1999-02-23 | Lg Semicon Co., Ltd | Method for fabricating semiconductor device |
| US6057185A (en) * | 1995-09-08 | 2000-05-02 | Sony Corporation | Method of manufacturing semiconductor device |
-
1987
- 1987-12-22 JP JP62322773A patent/JPH01165159A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057185A (en) * | 1995-09-08 | 2000-05-02 | Sony Corporation | Method of manufacturing semiconductor device |
| US5874330A (en) * | 1996-06-10 | 1999-02-23 | Lg Semicon Co., Ltd | Method for fabricating semiconductor device |
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