JPS6043028B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6043028B2 JPS6043028B2 JP55054671A JP5467180A JPS6043028B2 JP S6043028 B2 JPS6043028 B2 JP S6043028B2 JP 55054671 A JP55054671 A JP 55054671A JP 5467180 A JP5467180 A JP 5467180A JP S6043028 B2 JPS6043028 B2 JP S6043028B2
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- Japan
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- oxide film
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- silicon oxide
- manufacturing
- transistor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置、特に相補型ＭＯＳ集積回路装置
の製造方法に関するものである。
の製造方法に関するものである。
相補型ＭＯＳ集積回路装置（以下ＣＭＯＳＩＣと称す
る）は同一チップ上にＰ−チャンネルＭＯＳトランジス
タ（以下、Ｐ−ｃｈＭＯＳトランジスタという）とＮ−
チャンネルＭＯＳトランジスタ（以下、Ｎ−ｃｈＭＯＳ
トランジスタという）とをそれぞれ所望の接続を行なつ
て形成される集積回路装置であるが、従来ＣＭＯＳＩＣ
は単チャンネルＭＯＳＩＣ、例えばＰ−チャンネルＭＯ
ＳＩＣ等に比較し、両チャンネルＭＯＳＩ−ランジスタ
形成の為にその製造工程が長く、すなわち処理工程が多
い。
る）は同一チップ上にＰ−チャンネルＭＯＳトランジス
タ（以下、Ｐ−ｃｈＭＯＳトランジスタという）とＮ−
チャンネルＭＯＳトランジスタ（以下、Ｎ−ｃｈＭＯＳ
トランジスタという）とをそれぞれ所望の接続を行なつ
て形成される集積回路装置であるが、従来ＣＭＯＳＩＣ
は単チャンネルＭＯＳＩＣ、例えばＰ−チャンネルＭＯ
ＳＩＣ等に比較し、両チャンネルＭＯＳＩ−ランジスタ
形成の為にその製造工程が長く、すなわち処理工程が多
い。
その結果ＣＭＯＳＩＣはＰ−ｃｈＭＯＳＩＣに比べて原
価高となる要素を持つている。集積回路装置を製造する
場合に用いるフォトレジスト （以下、ＰＲという）用
マスクの種類で言えばＰ−ｃｈＭＯＳＩＣは４種類すな
わち４枚のマスクで製造出来るがＣＭＯＳＩＣの場合に
は６種類すなわち６枚のマスクで製造している。 ここ
で、従来のＣＭＯＳＩＣの製造工程をＰＲ工程順に並べ
ると１ＰウェルＰＲ２Ｐ−ｃｈＭＯＳトランジスタのソ
ース、ドレイン用ＰＲ３Ｎ−ｃｈＭＯＳトランジスタの
ソース、ドレイン用ＰＲ４ゲートＰＲ）５コンタクトＰ
Ｒ）６Ａ１配線ＰＲとなる。
価高となる要素を持つている。集積回路装置を製造する
場合に用いるフォトレジスト （以下、ＰＲという）用
マスクの種類で言えばＰ−ｃｈＭＯＳＩＣは４種類すな
わち４枚のマスクで製造出来るがＣＭＯＳＩＣの場合に
は６種類すなわち６枚のマスクで製造している。 ここ
で、従来のＣＭＯＳＩＣの製造工程をＰＲ工程順に並べ
ると１ＰウェルＰＲ２Ｐ−ｃｈＭＯＳトランジスタのソ
ース、ドレイン用ＰＲ３Ｎ−ｃｈＭＯＳトランジスタの
ソース、ドレイン用ＰＲ４ゲートＰＲ）５コンタクトＰ
Ｒ）６Ａ１配線ＰＲとなる。
これをＣＭＯＳＩＣの断面図で示すと第１図の様になる
。 第１図に示した従来のＣＭＯＳＩＣの製造方法を以
下に説明する。
。 第１図に示した従来のＣＭＯＳＩＣの製造方法を以
下に説明する。
例えばＮ型シリコン基板１に熱酸化法等でシリコン酸
化膜２を形成し、所望の位置にＰ型で低不純物濃度の領
域（以下Ｐウェルと称する）を形成するための窓をあけ
ると第１図ａに示す様になる。
化膜２を形成し、所望の位置にＰ型で低不純物濃度の領
域（以下Ｐウェルと称する）を形成するための窓をあけ
ると第１図ａに示す様になる。
次に第１図をに示す如く、イオン注入法等でＰ型導電型
を与える不純物例えばボロンを注入し、その後高温での
押込拡散を熱酸化を行う事により、Ｐウェル３が形成さ
れ、Ｐウェル３上には新らたなシリコン酸化膜２’が形
成される。次にＰ−ｃｈＭ０ＳトランジスタのソースＳ
とドレインＤの拡散窓をフォトレジストを用いた写真食
刻法を用いて形成する。次に、第１図ｃに示す様にＰ型
導電型を与える不純物を熱拡散法又はイオン注入法等を
用いてソース及びドレイン拡散窓から拡散し、ソース６
とドレイン７を形成し、その後熱酸化法等で拡散窓内の
基板１の表面にシリコン酸化膜を形成し、フォトレジス
トを用いた写真食刻法を用いてＰウェル３の上のシリコ
ン酸化膜２’の一部にＮ−ＣｈＭＯＳトランジスタのソ
ースＳ及びドレインＤ用の拡散窓を明ける。次に第１図
ｄに示す様にＮ−ＣｈＭＯＳトランジスタのソース８及
びドレイン９をＮ型導電型を与える不純物例えばリンを
熱拡散法で形成した後に再び拡散窓内のシリコン基板１
の全面にシリコン酸化膜を形成する。
を与える不純物例えばボロンを注入し、その後高温での
押込拡散を熱酸化を行う事により、Ｐウェル３が形成さ
れ、Ｐウェル３上には新らたなシリコン酸化膜２’が形
成される。次にＰ−ｃｈＭ０ＳトランジスタのソースＳ
とドレインＤの拡散窓をフォトレジストを用いた写真食
刻法を用いて形成する。次に、第１図ｃに示す様にＰ型
導電型を与える不純物を熱拡散法又はイオン注入法等を
用いてソース及びドレイン拡散窓から拡散し、ソース６
とドレイン７を形成し、その後熱酸化法等で拡散窓内の
基板１の表面にシリコン酸化膜を形成し、フォトレジス
トを用いた写真食刻法を用いてＰウェル３の上のシリコ
ン酸化膜２’の一部にＮ−ＣｈＭＯＳトランジスタのソ
ースＳ及びドレインＤ用の拡散窓を明ける。次に第１図
ｄに示す様にＮ−ＣｈＭＯＳトランジスタのソース８及
びドレイン９をＮ型導電型を与える不純物例えばリンを
熱拡散法で形成した後に再び拡散窓内のシリコン基板１
の全面にシリコン酸化膜を形成する。
その後フォトレジストを用いた写真食刻法を用いてゲー
ト絶縁膜を形成するためにＰ−Ｃｈトランジスタ及びＮ
−Ｃｈトランジスタのそれぞれのソース６，８とドレイ
ン７，９間のシリコン基板１上のシリコン酸化膜２，２
″を除去する。その後第１図ｅに示す様に、ゲート絶縁
膜としてのシリコン酸化膜１１を熱酸化法等で形成し、
さらにソース及びドレイン等に引き出し電極を形成する
ためにフォトレジストを用いた写真食刻法を用いてソー
ス６，８及びドレイン７，９領域上のシリコン酸化膜の
一部に窓を明ける。その後、配線及び電極用としての金
属例えばＡ１の薄膜を蒸着法等でシリコン基板の露出部
およびシリコン酸化膜の全面に形成し、フォトレジスト
を用いて所望の位置のみにＮ薄膜を残し、低温によるオ
ーミックコンタクト形成の熱処理を行う事により第１図
ｆに示す如くＣＭＯＳＩＣが形成される。このように、
従来のＣＭＯＳＩＣの製造にはフォトレジストを用いた
写真食刻工程を多数必要とする。
ト絶縁膜を形成するためにＰ−Ｃｈトランジスタ及びＮ
−Ｃｈトランジスタのそれぞれのソース６，８とドレイ
ン７，９間のシリコン基板１上のシリコン酸化膜２，２
″を除去する。その後第１図ｅに示す様に、ゲート絶縁
膜としてのシリコン酸化膜１１を熱酸化法等で形成し、
さらにソース及びドレイン等に引き出し電極を形成する
ためにフォトレジストを用いた写真食刻法を用いてソー
ス６，８及びドレイン７，９領域上のシリコン酸化膜の
一部に窓を明ける。その後、配線及び電極用としての金
属例えばＡ１の薄膜を蒸着法等でシリコン基板の露出部
およびシリコン酸化膜の全面に形成し、フォトレジスト
を用いて所望の位置のみにＮ薄膜を残し、低温によるオ
ーミックコンタクト形成の熱処理を行う事により第１図
ｆに示す如くＣＭＯＳＩＣが形成される。このように、
従来のＣＭＯＳＩＣの製造にはフォトレジストを用いた
写真食刻工程を多数必要とする。
特に、ＣＭＯＳＩＣ製造に於いて、ＰＲ工程が１工程増
えるとＣＭＯＳＩＣチップの原価は１０〜２０％増加す
る。逆に、言えはＰＲ工程１つを減らすことにより大幅
に原価を低減すると言える。本発明の目的は従来のＣＭ
ＯＳＩＣの製造工程のＰＲ工程を減らし、ＣＭＯＳＩＣ
のチップの原価を低減する事にある。
えるとＣＭＯＳＩＣチップの原価は１０〜２０％増加す
る。逆に、言えはＰＲ工程１つを減らすことにより大幅
に原価を低減すると言える。本発明の目的は従来のＣＭ
ＯＳＩＣの製造工程のＰＲ工程を減らし、ＣＭＯＳＩＣ
のチップの原価を低減する事にある。
本発明によれば、表面領域にＰ型とＮ型の領域を有する
半導体基板表面を熱酸化してＮ型領域表面に厚い酸化膜
をまたＰ型領域表面に薄い酸化膜を形成し、これら酸化
膜を薄い酸化膜の厚さ分たけ同時に除去してＰ型領域表
面を露出し、この露出したＰ型領域表面にＮ型不純物を
導入する半導体装置の製造方法を得る。
半導体基板表面を熱酸化してＮ型領域表面に厚い酸化膜
をまたＰ型領域表面に薄い酸化膜を形成し、これら酸化
膜を薄い酸化膜の厚さ分たけ同時に除去してＰ型領域表
面を露出し、この露出したＰ型領域表面にＮ型不純物を
導入する半導体装置の製造方法を得る。
かかる本発明によれはＰ型領域上とＮ型領域上とで酸化
膜の成長割合が異なることを利用してＰ型領域表面を露
出しているので、Ｐ型領域表面を露出する際にはＰＲ工
程を必要とせず、またこの時位置ズレが生じることもな
い。
膜の成長割合が異なることを利用してＰ型領域表面を露
出しているので、Ｐ型領域表面を露出する際にはＰＲ工
程を必要とせず、またこの時位置ズレが生じることもな
い。
特に本発明をＣＭＯＳＩＣの製造に用いれば効果的であ
り、その製造工程中のＰＲ工程を１ＰウェルＰＲ２ＳＤ
ＰＲ３ゲートＰＲ４コンタクトＰＲ５Ｎ配線ＰＲの５つ
にすることができ、ＣＭＯＳＩＣチップ原価を減らすこ
とができる。次に本発明について図面を用いて詳細に説
明する。
り、その製造工程中のＰＲ工程を１ＰウェルＰＲ２ＳＤ
ＰＲ３ゲートＰＲ４コンタクトＰＲ５Ｎ配線ＰＲの５つ
にすることができ、ＣＭＯＳＩＣチップ原価を減らすこ
とができる。次に本発明について図面を用いて詳細に説
明する。
尚、第１図と同じものには同じ参照符号を符した。Ｎ型
で低不純物濃度例えば２Ｘ１０１４〜５×１０１５／Ｃ
ｌｌ（７）Ｓｉサブストレート１に５０００〜１２００
０Ａのシリコン酸化膜２を熱酸化又は気相成長法等によ
り形成すると第２図ａに示すようになる。
で低不純物濃度例えば２Ｘ１０１４〜５×１０１５／Ｃ
ｌｌ（７）Ｓｉサブストレート１に５０００〜１２００
０Ａのシリコン酸化膜２を熱酸化又は気相成長法等によ
り形成すると第２図ａに示すようになる。
次に第２図ｂに示す様にＮ型シリコン基板１上のシリコ
ン酸化膜２の一部を取り除き、この窓を通してＰ型不純
物例えばボロンをイオン注入法等によりシリコン基板１
中に注入し、その後高温処理して低不純物濃度の深さ５
〜１０μのＰ型領域（Ｐウェル）３を形成し、その後こ
のＰウェル３の表面に５００〜２，０００Ａのシリコン
酸化膜１２と気相成長法によりシリコン窒化膜４を３０
０〜２０００Ａ形成する。次に１つのマスクを用いてＰ
−ＣｌｌＭＯＳトランジスタ（Ｎ型Ｓｉサブストレート
上に形成する）及びＮ−ＣｈＭＯＳトランジスタ（Ｐウ
ェル上に形成する）のそれぞれのソースＳ及びドレイン
Ｄを所望の位置に形成するために第２図Ｃに示す様に感
光性樹脂膜５を形成する。次に第２図ｄに示す様にＮ−
ＣｈＭＯＳトランジスタのソース、ドレインを形成する
位置のシリコン窒化膜４と酸化膜１２とを取り除き、同
時にＰ−ＣｈＭＯＳトランジスタのソース、ドレインが
形成される位置のシリコン窒化膜４は取除くが、シリコ
ン酸化膜２はシリコン酸化膜１２の厚さ分だけ除去し、
５００〜３０００Ａの厚さとする。次に第２図ｅに示す
様にＮ型不．純物例えばリンを熱拡散法又はイオン注入
法等によつて０．１〜０．３ｐの深さまで拡散し、さら
に全体のシリコン酸化膜２，１２を３００〜１０００Ａ
除去しその後熱酸化法により、例えば９００〜１０００
℃て３０〜６紛酸化することにより、Ｎ−ＣｈＭＯＳト
ランノジスタのソース、ドレイン領域上にはシリコン酸
化膜３２を２５００〜５０００入の厚さに成長させると
、この時同時にＰ−ＣｈＭＯＳトランジスタのソース、
ドレイン領域上には１５００〜４０００Ａのシリコン酸
化膜２２が成長する。次に第２図ｆに示す様にＰ−Ｃｈ
ＭＯＳトランジスタのソース、ドレイン領域上のシリコ
ン酸化膜２２の厚さ分だけシリコン酸化膜２２，３２を
取り除くとＮ−ＣｈＭＯＳトランジスタのソース、ドレ
イン領域上には１０００〜３０００Ａの厚さのシリコン
酸化膜３２が残り、Ｐ一ＣｈＭＯＳトランジスタのソー
ス、ドレイン領域上のシリコン酸化膜２２はすべて除去
される。次に第２図ｇに示す様にＰ型不純物のボロンを
熱拡散法又はイオン注入法等で０．１〜０．３μの深さ
まで注入し、その後シリコン窒化膜４を除去し、次に熱
酸化法又は気相成長法等によりシリコン酸化膜をシリコ
ン基板１の全体にわたつて２０００〜１２０００Ａの厚
さで形成する。その後は第１図ａ−ｆの図に示す製造工
程と同じにＣＭＯＳＩＣを形成する。以上、１実施例と
共に本発明について図面を用いて説明したが、本発明で
は従来の６回ＰＲ工程で出来るＣＭＯＳＩＣが５回のＰ
Ｒ工程で出来る。このためチップ原価を下げることがで
きる。次に第２の実施例を説明する。
ン酸化膜２の一部を取り除き、この窓を通してＰ型不純
物例えばボロンをイオン注入法等によりシリコン基板１
中に注入し、その後高温処理して低不純物濃度の深さ５
〜１０μのＰ型領域（Ｐウェル）３を形成し、その後こ
のＰウェル３の表面に５００〜２，０００Ａのシリコン
酸化膜１２と気相成長法によりシリコン窒化膜４を３０
０〜２０００Ａ形成する。次に１つのマスクを用いてＰ
−ＣｌｌＭＯＳトランジスタ（Ｎ型Ｓｉサブストレート
上に形成する）及びＮ−ＣｈＭＯＳトランジスタ（Ｐウ
ェル上に形成する）のそれぞれのソースＳ及びドレイン
Ｄを所望の位置に形成するために第２図Ｃに示す様に感
光性樹脂膜５を形成する。次に第２図ｄに示す様にＮ−
ＣｈＭＯＳトランジスタのソース、ドレインを形成する
位置のシリコン窒化膜４と酸化膜１２とを取り除き、同
時にＰ−ＣｈＭＯＳトランジスタのソース、ドレインが
形成される位置のシリコン窒化膜４は取除くが、シリコ
ン酸化膜２はシリコン酸化膜１２の厚さ分だけ除去し、
５００〜３０００Ａの厚さとする。次に第２図ｅに示す
様にＮ型不．純物例えばリンを熱拡散法又はイオン注入
法等によつて０．１〜０．３ｐの深さまで拡散し、さら
に全体のシリコン酸化膜２，１２を３００〜１０００Ａ
除去しその後熱酸化法により、例えば９００〜１０００
℃て３０〜６紛酸化することにより、Ｎ−ＣｈＭＯＳト
ランノジスタのソース、ドレイン領域上にはシリコン酸
化膜３２を２５００〜５０００入の厚さに成長させると
、この時同時にＰ−ＣｈＭＯＳトランジスタのソース、
ドレイン領域上には１５００〜４０００Ａのシリコン酸
化膜２２が成長する。次に第２図ｆに示す様にＰ−Ｃｈ
ＭＯＳトランジスタのソース、ドレイン領域上のシリコ
ン酸化膜２２の厚さ分だけシリコン酸化膜２２，３２を
取り除くとＮ−ＣｈＭＯＳトランジスタのソース、ドレ
イン領域上には１０００〜３０００Ａの厚さのシリコン
酸化膜３２が残り、Ｐ一ＣｈＭＯＳトランジスタのソー
ス、ドレイン領域上のシリコン酸化膜２２はすべて除去
される。次に第２図ｇに示す様にＰ型不純物のボロンを
熱拡散法又はイオン注入法等で０．１〜０．３μの深さ
まで注入し、その後シリコン窒化膜４を除去し、次に熱
酸化法又は気相成長法等によりシリコン酸化膜をシリコ
ン基板１の全体にわたつて２０００〜１２０００Ａの厚
さで形成する。その後は第１図ａ−ｆの図に示す製造工
程と同じにＣＭＯＳＩＣを形成する。以上、１実施例と
共に本発明について図面を用いて説明したが、本発明で
は従来の６回ＰＲ工程で出来るＣＭＯＳＩＣが５回のＰ
Ｒ工程で出来る。このためチップ原価を下げることがで
きる。次に第２の実施例を説明する。
本例ては、Ｐ型で低不純物濃度５×１０１５〜５×１０
１６／ＣＴｌのシリコン基板１″を用いてＮウェル３″
を形成する。
１６／ＣＴｌのシリコン基板１″を用いてＮウェル３″
を形成する。
第３図ａに示す様にＰ型シリコン基板１″上にシリコン
酸化膜２を形成する。厚さは５００〜２０００Ａとし、
さらにシリコン酸化膜２上にシリコン窒化膜４を３００
〜２０００Ａ形成する。次に第３図ｂに示す様にＰＲ工
程を用いてシリコン窒化膜４及びシリコン酸化膜２に所
望の位置の窓をあけて、イオン注入法によりＮ型不純物
のリンを注入し、さらに高温の熱処理例えば１２００〜
１２５０℃の温度で酸化するとＮウェル３″が形成され
るとともにその上には５０００〜１２０００Ａのシリコ
ン酸化膜４２が形成され、Ｎウェル３″以外はシリコン
窒化膜４で被われているのでシリコン酸化膜は成長せす
第３図ａと同様な状態を維持する。次に第３図ｃに示す
様にＰＲ工程を用いて所望の位置のシリコン窒化膜４及
びシリコン酸化膜２に開孔を形成してＰ−ＣｈＭＯＳト
ランジスタのソース、ドレインの位置のシリコン基板「
表面のシリコン酸化膜２は取り除かれＮウェル３″内の
Ｐ一ＣｈＭＯＳトランジスタのソース、ドレイン領域上
には１５００〜４０００Ａのシリコン酸化膜２が残る。
以下前実施例と同様の方法でＮ−ＣｈＭＯＳトランジス
タのソース、ドレインとＰ−ＣｈＭＯＳトランジスタの
ソース、ドレインとゲート絶縁膜等を形成し、コンタク
トの窓をあけ、Ｎ配線形成を行うと第３図ｄに示す様な
ＣＭＯＳＩＣが得られる。以上に説明した如く、本発明
の製造方法によれば短かい製造工程によつて安価なＣＭ
ＯＳＩＣチップが得られる。
酸化膜２を形成する。厚さは５００〜２０００Ａとし、
さらにシリコン酸化膜２上にシリコン窒化膜４を３００
〜２０００Ａ形成する。次に第３図ｂに示す様にＰＲ工
程を用いてシリコン窒化膜４及びシリコン酸化膜２に所
望の位置の窓をあけて、イオン注入法によりＮ型不純物
のリンを注入し、さらに高温の熱処理例えば１２００〜
１２５０℃の温度で酸化するとＮウェル３″が形成され
るとともにその上には５０００〜１２０００Ａのシリコ
ン酸化膜４２が形成され、Ｎウェル３″以外はシリコン
窒化膜４で被われているのでシリコン酸化膜は成長せす
第３図ａと同様な状態を維持する。次に第３図ｃに示す
様にＰＲ工程を用いて所望の位置のシリコン窒化膜４及
びシリコン酸化膜２に開孔を形成してＰ−ＣｈＭＯＳト
ランジスタのソース、ドレインの位置のシリコン基板「
表面のシリコン酸化膜２は取り除かれＮウェル３″内の
Ｐ一ＣｈＭＯＳトランジスタのソース、ドレイン領域上
には１５００〜４０００Ａのシリコン酸化膜２が残る。
以下前実施例と同様の方法でＮ−ＣｈＭＯＳトランジス
タのソース、ドレインとＰ−ＣｈＭＯＳトランジスタの
ソース、ドレインとゲート絶縁膜等を形成し、コンタク
トの窓をあけ、Ｎ配線形成を行うと第３図ｄに示す様な
ＣＭＯＳＩＣが得られる。以上に説明した如く、本発明
の製造方法によれば短かい製造工程によつて安価なＣＭ
ＯＳＩＣチップが得られる。
身 第１図ａ−ｆは従来の製造方法によるＣＭＯＳＩＣ
の製造工程を示す各工程での断面図であり、第２図ａ−
ｇ及び第３図ａ−ｄは本発明の製造方法によるＣＭＯＳ
ＩＣの製造工程を示す各工程での断面図である。 １及び１″はＮ型及びＰ型シリコ・ンサブストレート、
２，２″，２２，３２，４２はシリコン酸化膜、３及び
３″はＰウェル及びＮウェル、４はシリコン窒化膜、５
は感光性樹脂膜、６及び７はＰ−ＣｈＭＯＳトランジス
タのソース及びドレイン、８及び９はＮ−ＣｈＭＯＳト
ラン）ジスタのソース及びドレイン、１０はＮ電極、１
１はゲート絶縁膜を示すものである。
の製造工程を示す各工程での断面図であり、第２図ａ−
ｇ及び第３図ａ−ｄは本発明の製造方法によるＣＭＯＳ
ＩＣの製造工程を示す各工程での断面図である。 １及び１″はＮ型及びＰ型シリコ・ンサブストレート、
２，２″，２２，３２，４２はシリコン酸化膜、３及び
３″はＰウェル及びＮウェル、４はシリコン窒化膜、５
は感光性樹脂膜、６及び７はＰ−ＣｈＭＯＳトランジス
タのソース及びドレイン、８及び９はＮ−ＣｈＭＯＳト
ラン）ジスタのソース及びドレイン、１０はＮ電極、１
１はゲート絶縁膜を示すものである。
Claims (1)
- 【特許請求の範囲】 １ Ｐ型とＮ型の表面領域を有する半導体基板を熱酸化
して前記Ｐ型領域表面には薄い酸化膜をまた前記Ｎ型領
域表面には厚い酸化膜を形成し、これら酸化膜を薄い酸
化膜の厚さ分除去して前記Ｐ型領域表面を露出し、該露
出されたＰ型領域表面にＮ型の不純物を導入することを
特徴とする半導体装置の製造方法。 ２ 前記半導体基板のＮ型表面領域にはリンを含む特許
請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55054671A JPS6043028B2 (ja) | 1980-04-24 | 1980-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55054671A JPS6043028B2 (ja) | 1980-04-24 | 1980-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56150856A JPS56150856A (en) | 1981-11-21 |
| JPS6043028B2 true JPS6043028B2 (ja) | 1985-09-26 |
Family
ID=12977236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55054671A Expired JPS6043028B2 (ja) | 1980-04-24 | 1980-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6043028B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60249360A (ja) * | 1984-05-24 | 1985-12-10 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
| JPH01283920A (ja) * | 1988-05-11 | 1989-11-15 | Meidensha Corp | 半導体素子の製造方法 |
| JPH06163441A (ja) * | 1992-11-24 | 1994-06-10 | Matsushita Electric Works Ltd | 静電誘導半導体装置の製造方法 |
-
1980
- 1980-04-24 JP JP55054671A patent/JPS6043028B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56150856A (en) | 1981-11-21 |
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