JPH0669093A - 重ね合わせマークとその製造方法 - Google Patents
重ね合わせマークとその製造方法Info
- Publication number
- JPH0669093A JPH0669093A JP4221085A JP22108592A JPH0669093A JP H0669093 A JPH0669093 A JP H0669093A JP 4221085 A JP4221085 A JP 4221085A JP 22108592 A JP22108592 A JP 22108592A JP H0669093 A JPH0669093 A JP H0669093A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor substrate
- mask
- semiconductor
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 半導体基板表面にマスク合わせマークをエッ
チングで形成し、重ね合わせ精度を向上させる。 【構成】 スクライブライン11が半導体基板で各素子
毎に切断するように形成されている。スクライブライン
11を含み、半導体素子領域との位置の間に余裕部分1
2が形成されている。この余裕部分12は半導体基板を
半導体チップに切断する部分の余裕を見込んでいる。ま
た、この余裕部分12には通常、能動素子を形成せずに
マスクパターンの重ね合わせ用のマークが焼き付けられ
ている。領域13は半導体素子がパターニングされた領
域である。領域13の内側には、領域14が形成されて
いる。領域14には、能動素子が形成される。領域15
は、半導体素子内部に焼き付けられるマスクの重ね合わ
せ確認用マークが形成された領域である。
チングで形成し、重ね合わせ精度を向上させる。 【構成】 スクライブライン11が半導体基板で各素子
毎に切断するように形成されている。スクライブライン
11を含み、半導体素子領域との位置の間に余裕部分1
2が形成されている。この余裕部分12は半導体基板を
半導体チップに切断する部分の余裕を見込んでいる。ま
た、この余裕部分12には通常、能動素子を形成せずに
マスクパターンの重ね合わせ用のマークが焼き付けられ
ている。領域13は半導体素子がパターニングされた領
域である。領域13の内側には、領域14が形成されて
いる。領域14には、能動素子が形成される。領域15
は、半導体素子内部に焼き付けられるマスクの重ね合わ
せ確認用マークが形成された領域である。
Description
【0001】
【産業上の利用分野】本発明は、重ね合わせマークとそ
の製造方法に関するものである。
の製造方法に関するものである。
【0002】
【従来の技術】近年、半導体素子の製造工程に於て、イ
オン注入技術は不可欠となっている。
オン注入技術は不可欠となっている。
【0003】半導体基板表面にイオン注入された領域の
痕跡を残す従来の方法について説明する。
痕跡を残す従来の方法について説明する。
【0004】まず、半導体基板表面を酸化処理して、数
百nmの厚さの第1の酸化膜を形成する。次に、その上
にフォトレジスト等のマスク材を写真触刻によりパター
ニングする。次に、第1の酸化膜をフォトレジストをマ
スク材として、部分的に除去しパターニングする。この
後に50〜200nm程度の酸化処理を施す。この後、
イオン注入を行なう。ここでの酸化処理を、イオン注入
後に行なうこともある。この半導体基板の酸化処理で
は、最初の第1の酸化膜が成長してあった領域での半導
体基板表面の酸化反応はあまり進行しない。これに対し
て第1の酸化膜が除去され、半導体基板表面が露出して
いた領域は、この酸化処理によって50〜200nmの
第2の酸化膜が成長する。結果として、半導体基板表面
に50〜200nmの酸化処理した膜厚の約半分の段差
が形成される。
百nmの厚さの第1の酸化膜を形成する。次に、その上
にフォトレジスト等のマスク材を写真触刻によりパター
ニングする。次に、第1の酸化膜をフォトレジストをマ
スク材として、部分的に除去しパターニングする。この
後に50〜200nm程度の酸化処理を施す。この後、
イオン注入を行なう。ここでの酸化処理を、イオン注入
後に行なうこともある。この半導体基板の酸化処理で
は、最初の第1の酸化膜が成長してあった領域での半導
体基板表面の酸化反応はあまり進行しない。これに対し
て第1の酸化膜が除去され、半導体基板表面が露出して
いた領域は、この酸化処理によって50〜200nmの
第2の酸化膜が成長する。結果として、半導体基板表面
に50〜200nmの酸化処理した膜厚の約半分の段差
が形成される。
【0005】この後に、半導体基板表面の第1、2の酸
化膜をすべて除去すると、半導体基板表面には、第1の
酸化膜を加工するフォトレジストのパターンに従った段
差パターンが形成される。この段差により、イオン注入
された領域が後工程で判別でき、次のマスク材のパター
ニングの重ね合わせに利用できる。
化膜をすべて除去すると、半導体基板表面には、第1の
酸化膜を加工するフォトレジストのパターンに従った段
差パターンが形成される。この段差により、イオン注入
された領域が後工程で判別でき、次のマスク材のパター
ニングの重ね合わせに利用できる。
【0006】また、LOCOS(局所酸化膜)を用いる
方法は、半導体基板表面にシリコン窒化膜を形成し、そ
の上にマスク材を形成する。このマスク材を使ってドラ
イエッチングを施しパターニングする。マスク材を除去
後、またはマスク材を残したままでイオン注入を行な
う。この後、LOCOSと呼ばれる酸化処理を行なう。
この場合、シリコン窒化膜の有る領域には酸化膜は成長
しない。シリコン窒化膜の除去され、イオン注入された
領域には比較的厚い酸化膜が成長する。この酸化膜の段
差、またはシリコン基板表面の段差を利用してイオン注
入された領域の判別を行う。この段差用いて後工程のマ
スク材のパターニングの際に、このイオン注入された領
域とのマスク合わせを行なう。
方法は、半導体基板表面にシリコン窒化膜を形成し、そ
の上にマスク材を形成する。このマスク材を使ってドラ
イエッチングを施しパターニングする。マスク材を除去
後、またはマスク材を残したままでイオン注入を行な
う。この後、LOCOSと呼ばれる酸化処理を行なう。
この場合、シリコン窒化膜の有る領域には酸化膜は成長
しない。シリコン窒化膜の除去され、イオン注入された
領域には比較的厚い酸化膜が成長する。この酸化膜の段
差、またはシリコン基板表面の段差を利用してイオン注
入された領域の判別を行う。この段差用いて後工程のマ
スク材のパターニングの際に、このイオン注入された領
域とのマスク合わせを行なう。
【0007】上記2つの方法は、半導体基板表面に段差
を最初に形成してある。このため後工程で行なわれる半
導体基板の熱処理、酸化拡散処理等によってイオン注入
領域の判別が出来なくなることは無い。イオン注入工程
は半導体素子の製造工程に於て比較的前工程で施され
る。また、イオン注入されたイオンは電気的に活性化す
るために、イオン注入後の熱処理が不可欠である。フォ
トレジスト等の有機物をマスク材として、それを残した
まま熱処理することができない。このため、上記した2
つの方法が現在では広く用いられている。
を最初に形成してある。このため後工程で行なわれる半
導体基板の熱処理、酸化拡散処理等によってイオン注入
領域の判別が出来なくなることは無い。イオン注入工程
は半導体素子の製造工程に於て比較的前工程で施され
る。また、イオン注入されたイオンは電気的に活性化す
るために、イオン注入後の熱処理が不可欠である。フォ
トレジスト等の有機物をマスク材として、それを残した
まま熱処理することができない。このため、上記した2
つの方法が現在では広く用いられている。
【0008】図10−14に従来の重ね合わせマークの
製造方法について示す。図10は、従来方法でN型半導
体基板1にP型の深い拡散層領域2a,2bを形成して
いる。拡散層領域2aは、拡散層領域2bと同時に形成
されたマスク合わせ用の半導体基板1表面の段差が形成
された部分である。
製造方法について示す。図10は、従来方法でN型半導
体基板1にP型の深い拡散層領域2a,2bを形成して
いる。拡散層領域2aは、拡散層領域2bと同時に形成
されたマスク合わせ用の半導体基板1表面の段差が形成
された部分である。
【0009】図11は、深いP型拡散層領域2bの中
に、トランジスタのソース・ドレインの片側になるN型
拡散層領域3を、フォトレジスト等のマスク材として形
成されている。この時、拡散層領域2aのマスク合わせ
パターンに対してマスク合わせがなされている。
に、トランジスタのソース・ドレインの片側になるN型
拡散層領域3を、フォトレジスト等のマスク材として形
成されている。この時、拡散層領域2aのマスク合わせ
パターンに対してマスク合わせがなされている。
【0010】図12は、トランジスタのソース・ドレイ
ンの片側となるN型拡散層領域4を拡散層領域2aに対
してマスク合わせして形成してある。この時、拡散層領
域3、4は、拡散層領域2aのマスク合わせパターンを
基準にしてマスク合わせされている。この為に、拡散層
領域3、4の間隔はマスク合わせ装置の限界精度の2倍
の誤差を含むことが許されてしまう。
ンの片側となるN型拡散層領域4を拡散層領域2aに対
してマスク合わせして形成してある。この時、拡散層領
域3、4は、拡散層領域2aのマスク合わせパターンを
基準にしてマスク合わせされている。この為に、拡散層
領域3、4の間隔はマスク合わせ装置の限界精度の2倍
の誤差を含むことが許されてしまう。
【0011】図13は、通常LOCOSと呼ばれる厚い
シリコン酸化膜を形成したところである。LOCOS部
分5も拡散層領域2aのマーク部分を頼りにしてマスク
合わせがされている。
シリコン酸化膜を形成したところである。LOCOS部
分5も拡散層領域2aのマーク部分を頼りにしてマスク
合わせがされている。
【0012】図14は、ポリシリコン等のゲート電極材
料7がLOCOS部分5のパターンに対してマスク合わ
せされ、写真触刻により形成される。
料7がLOCOS部分5のパターンに対してマスク合わ
せされ、写真触刻により形成される。
【0013】図15において、トランジスタのソース・
ドレイン間の距離は拡散層領域3、4との間隔であり、
マスク合わせ装置の限界性能の2倍の誤差を持つことが
許容される。通常は、ポリシリコン等のゲート電極材料
7は、LOCOS部分5のパターンに対してマスク合わ
せされるため、拡散層領域3とゲート電極材料7との位
置関係は、マスク合わせ装置の限界性能の3倍の誤差を
持つ。
ドレイン間の距離は拡散層領域3、4との間隔であり、
マスク合わせ装置の限界性能の2倍の誤差を持つことが
許容される。通常は、ポリシリコン等のゲート電極材料
7は、LOCOS部分5のパターンに対してマスク合わ
せされるため、拡散層領域3とゲート電極材料7との位
置関係は、マスク合わせ装置の限界性能の3倍の誤差を
持つ。
【0014】
【発明が解決しようとする課題】このような従来の重ね
合わせマークの製造方法では、半導体基板表面に少なく
とも20nm以上の段差が形成される。この段差の必要
高さは使用するマスク合わせ装置、通常はステッパー装
置の性能に依存する。現在、最も高性能な装置でも20
nm程度の半導体基板表面の段差が無いと、後工程のマ
スク合わせが出ない。しかし、半導体基板表面に段差が
あると、素子表面に微少な応力が発生し、素子特性上望
ましくない場合がある。
合わせマークの製造方法では、半導体基板表面に少なく
とも20nm以上の段差が形成される。この段差の必要
高さは使用するマスク合わせ装置、通常はステッパー装
置の性能に依存する。現在、最も高性能な装置でも20
nm程度の半導体基板表面の段差が無いと、後工程のマ
スク合わせが出ない。しかし、半導体基板表面に段差が
あると、素子表面に微少な応力が発生し、素子特性上望
ましくない場合がある。
【0015】本発明の重ね合わせマークの製造方法の目
的は、イオン注入された領域と、イオン注入されていな
い領域で、半導体基板表面の段差がなく、かつイオン注
入された領域と、後工程で用いるマスク材とのマスク合
わせが精度良く行える製造方法を提供するものである。
的は、イオン注入された領域と、イオン注入されていな
い領域で、半導体基板表面の段差がなく、かつイオン注
入された領域と、後工程で用いるマスク材とのマスク合
わせが精度良く行える製造方法を提供するものである。
【0016】
【課題を解決するための手段】上記目的を達成するため
に、本発明の重ね合わせマークは、半導体基板で各半導
体素子毎に切断するように形成されたスクライブライン
と、前記半導体素子と前記スクライブラインとの間に形
成された領域と、前記領域内に前記半導体素子が形成さ
れており、前記半導体素子内に能動素子が形成され、前
記能動素子と接しず、前記半導体素子に一部が重なるよ
うに前記半導体基板をエッチングして形成されたマーク
部とを備えている。
に、本発明の重ね合わせマークは、半導体基板で各半導
体素子毎に切断するように形成されたスクライブライン
と、前記半導体素子と前記スクライブラインとの間に形
成された領域と、前記領域内に前記半導体素子が形成さ
れており、前記半導体素子内に能動素子が形成され、前
記能動素子と接しず、前記半導体素子に一部が重なるよ
うに前記半導体基板をエッチングして形成されたマーク
部とを備えている。
【0017】本発明の重ね合わせマークの製造方法は、
第1のマスク材を用いて半導体基板に不純物をイオン注
入により注入する工程と、前記イオン注入後に前記第1
のマスク材を除去する事なく、第2のマスク材を被覆
し、マーク部を開口し、エッチングして、前記マーク部
に段差を形成する工程を含む。
第1のマスク材を用いて半導体基板に不純物をイオン注
入により注入する工程と、前記イオン注入後に前記第1
のマスク材を除去する事なく、第2のマスク材を被覆
し、マーク部を開口し、エッチングして、前記マーク部
に段差を形成する工程を含む。
【0018】また、前記第2のマスク材は、素子能動部
分を被覆している。
分を被覆している。
【0019】
【作用】本発明による半導体素子では、イオン注入され
た領域と、ゲート材料となるポリシリコン等との重ね合
わせ精度が良くなるとともに、ソース、ドレインを別々
なイオン注入工程で形成したとき、電気的、実効的なゲ
ート長を精度良く一定に保つことが出来る。このため、
マスク重ね合わせ精度に起因する、ロット間での半導体
素子の電気的特性ばらつきを、従来の製造方法に比べて
激減できる。
た領域と、ゲート材料となるポリシリコン等との重ね合
わせ精度が良くなるとともに、ソース、ドレインを別々
なイオン注入工程で形成したとき、電気的、実効的なゲ
ート長を精度良く一定に保つことが出来る。このため、
マスク重ね合わせ精度に起因する、ロット間での半導体
素子の電気的特性ばらつきを、従来の製造方法に比べて
激減できる。
【0020】
【実施例】通常半導体素子は、写真蝕刻を多用して製造
される。
される。
【0021】以下、本発明の実施例を図面を参照して説
明する。図1は、本発明に使用するマスク領域である半
導体基板上に形成された4個の同一半導体素子領域を示
す。すなわち、半導体基板上に形成された同一の半導体
素子を4素子形成したときの半導体基板上面から見たと
きのフォトレジスト等のマスク材で被覆される領域を示
したものである。
明する。図1は、本発明に使用するマスク領域である半
導体基板上に形成された4個の同一半導体素子領域を示
す。すなわち、半導体基板上に形成された同一の半導体
素子を4素子形成したときの半導体基板上面から見たと
きのフォトレジスト等のマスク材で被覆される領域を示
したものである。
【0022】スクライブライン11が半導体基板で各素
子毎に切断するように形成されている。スクライブライ
ン11を含み、半導体素子領域との位置の間に余裕部分
12が形成されている。この余裕部分12は半導体基板
を半導体チップに切断する部分の余裕を見込んでいる。
また、この余裕部分12には通常、能動素子を形成せず
にマスクパターンの重ね合わせ用のマークが焼き付けら
れている。領域13は半導体素子がパターニングされた
領域である。領域13の内側には、領域14が形成され
ている。領域14には、能動素子が形成される。領域1
5は、半導体素子内部に焼き付けられるマスクの重ね合
わせ確認用マークが形成された領域である。
子毎に切断するように形成されている。スクライブライ
ン11を含み、半導体素子領域との位置の間に余裕部分
12が形成されている。この余裕部分12は半導体基板
を半導体チップに切断する部分の余裕を見込んでいる。
また、この余裕部分12には通常、能動素子を形成せず
にマスクパターンの重ね合わせ用のマークが焼き付けら
れている。領域13は半導体素子がパターニングされた
領域である。領域13の内側には、領域14が形成され
ている。領域14には、能動素子が形成される。領域1
5は、半導体素子内部に焼き付けられるマスクの重ね合
わせ確認用マークが形成された領域である。
【0023】次に、図2、図3に本実施例である重ね合
わせマークの製造方法を示す。この説明事例ではN型半
導体基板を使用した場合に付いて説明する。
わせマークの製造方法を示す。この説明事例ではN型半
導体基板を使用した場合に付いて説明する。
【0024】図2に示す如く、初めにレジストマスクを
用いてP型の深い拡散層領域22a,22bを半導体基
板21に形成する。拡散層領域22aは、P型拡散層領
域22bの位置を示すためのマーク部分である。拡散層
領域22bには素子能動領域が形成されてある。このと
き、前述した従来技術に示した方法で、半導体基板表面
に拡散層領域22a、22bを示す段差が形成される。
すなわち、拡散層部分22a,22bは従来用いられて
いる方法で比較的厚い酸化膜をマスク材として不純物拡
散をしたものである。
用いてP型の深い拡散層領域22a,22bを半導体基
板21に形成する。拡散層領域22aは、P型拡散層領
域22bの位置を示すためのマーク部分である。拡散層
領域22bには素子能動領域が形成されてある。このと
き、前述した従来技術に示した方法で、半導体基板表面
に拡散層領域22a、22bを示す段差が形成される。
すなわち、拡散層部分22a,22bは従来用いられて
いる方法で比較的厚い酸化膜をマスク材として不純物拡
散をしたものである。
【0025】図3は、拡散層領域22aのマスク合わせ
マークに対してマスク材23を重ね合わせる。この後、
N型不純物のイオン注入を行いN型拡散層領域24a,
24bを形成する。このようにして半導体基板21中に
P型の深い拡散層22bを形成した後、トランジスタの
ソース・ドレインのいずれか片側と成るN型拡散層領域
24aをイオン注入する。
マークに対してマスク材23を重ね合わせる。この後、
N型不純物のイオン注入を行いN型拡散層領域24a,
24bを形成する。このようにして半導体基板21中に
P型の深い拡散層22bを形成した後、トランジスタの
ソース・ドレインのいずれか片側と成るN型拡散層領域
24aをイオン注入する。
【0026】図4は、拡散層領域24a部分にN型の不
純物をイオン注入した後、マスク材を除去せずに素子能
動領域をマスク材25で被覆する。すなわち、拡散層領
域24a,24bの領域を規定したマスク材23を除去
する事なく、フォトレジスト等のマスク材25を、マス
ク材23の上に塗り重ねる。この時、図1で示した領域
15とスクライブライン11を抜きパターンとしたマス
クで再度マスク合わせを行っている。
純物をイオン注入した後、マスク材を除去せずに素子能
動領域をマスク材25で被覆する。すなわち、拡散層領
域24a,24bの領域を規定したマスク材23を除去
する事なく、フォトレジスト等のマスク材25を、マス
ク材23の上に塗り重ねる。この時、図1で示した領域
15とスクライブライン11を抜きパターンとしたマス
クで再度マスク合わせを行っている。
【0027】図5は、半導体基板21表面をドライエッ
チング等の手段によりエッチングしたところである。マ
ーク部26の部分は拡散層領域24aと同時にイオン注
入され、このドライエッチング等により半導体基板表面
に段差が形成されている。この段差が以降のマスク合わ
せの基準となる。このとき、イオン注入された領域の
内、素子動作に必要な領域はマスク材25により被覆さ
れている。図1で示された余裕部分12内で、拡散層領
域24bのイオン注入された領域を示すマスク合わせ用
のマーク部分と、図1の領域15で示されたマスク重ね
合わせ確認パターン部分の半導体基板とには明瞭な段差
が形成される。この領域5のイオン注入された半導体拡
散層領域24bはエッチングにより一部分、または全て
が除去されるが、素子動作には全く影響がない。
チング等の手段によりエッチングしたところである。マ
ーク部26の部分は拡散層領域24aと同時にイオン注
入され、このドライエッチング等により半導体基板表面
に段差が形成されている。この段差が以降のマスク合わ
せの基準となる。このとき、イオン注入された領域の
内、素子動作に必要な領域はマスク材25により被覆さ
れている。図1で示された余裕部分12内で、拡散層領
域24bのイオン注入された領域を示すマスク合わせ用
のマーク部分と、図1の領域15で示されたマスク重ね
合わせ確認パターン部分の半導体基板とには明瞭な段差
が形成される。この領域5のイオン注入された半導体拡
散層領域24bはエッチングにより一部分、または全て
が除去されるが、素子動作には全く影響がない。
【0028】図6は、図5で使用されたマスク材23、
25を除去した後の断面図である。マーク部26の半導
体基板21表面には、N型不純物のイオン注入領域の位
置を示すはっきりとした段差が形成されている。一方、
素子能動領域には拡散層領域22b,24a等のイオン
注入された領域が存在する。しかし、半導体基板21表
面は全く平坦であり、素子動作領域の半導体基板21表
面には応力は発生しにくい。このように、半導体基板2
1表面のマーク部26がはっきりとした段差になってい
るので、以降のマスク重ね合わせが精度良く行われる。
25を除去した後の断面図である。マーク部26の半導
体基板21表面には、N型不純物のイオン注入領域の位
置を示すはっきりとした段差が形成されている。一方、
素子能動領域には拡散層領域22b,24a等のイオン
注入された領域が存在する。しかし、半導体基板21表
面は全く平坦であり、素子動作領域の半導体基板21表
面には応力は発生しにくい。このように、半導体基板2
1表面のマーク部26がはっきりとした段差になってい
るので、以降のマスク重ね合わせが精度良く行われる。
【0029】図7では、半導体基板表面の段差であるマ
ーク部26に重ね合わせを行なって、フォトレジスト等
をパターニングする。これをマスクに、N型不純物をイ
オン注入しN型拡散層領域27を形成する。この後、マ
スク材を除去する。ここに、N型拡散層領域27は、拡
散層領域24aのイオン注入された領域と同一の半導体
基板21表面のマーク部26に対してマスク合わせが行
われる。この為に、拡散層領域24aと拡散層領域27
のマスク合わせ誤差は、マスク合わせを行う装置の限界
精度以内に保つことが出来る。
ーク部26に重ね合わせを行なって、フォトレジスト等
をパターニングする。これをマスクに、N型不純物をイ
オン注入しN型拡散層領域27を形成する。この後、マ
スク材を除去する。ここに、N型拡散層領域27は、拡
散層領域24aのイオン注入された領域と同一の半導体
基板21表面のマーク部26に対してマスク合わせが行
われる。この為に、拡散層領域24aと拡散層領域27
のマスク合わせ誤差は、マスク合わせを行う装置の限界
精度以内に保つことが出来る。
【0030】図8は、通常のLOCOSと呼ばれる厚い
シリコン酸化膜領域をマーク部26でマスク合わせをし
て形成する。
シリコン酸化膜領域をマーク部26でマスク合わせをし
て形成する。
【0031】図9は、ポリシリコン等のゲート電極材料
20を、マスク合わせパターンであるマーク部26を用
いて写真触刻により加工したところである。このゲート
電極材料20の半導体チップ上での位置は、LOCOS
部分28bの下に認められる、半導体基板21表面の段
差に対してマスク合わせして形成されるため、N型拡散
層領域24aとの合わせずれは、マスク合わせ装置の限
界精度以内に保つことが出来る。
20を、マスク合わせパターンであるマーク部26を用
いて写真触刻により加工したところである。このゲート
電極材料20の半導体チップ上での位置は、LOCOS
部分28bの下に認められる、半導体基板21表面の段
差に対してマスク合わせして形成されるため、N型拡散
層領域24aとの合わせずれは、マスク合わせ装置の限
界精度以内に保つことが出来る。
【0032】
【発明の効果】本発明において、上記実施例ではトラン
ジスターのソース・ドレイン間の距離が精度良く一定に
保つことが出来るとともに、ゲート電極とソース・ドレ
インとの位置関係も精度良く加工することができる。こ
の結果、大量の半導体基板を製造したときに、ロット間
のトランジスター特性を安定して一定に保つことが出来
る。従って、従来よりもマスク合わせの余裕度の少ない
微細な重ね合わせマークを製造することが可能となる。
ジスターのソース・ドレイン間の距離が精度良く一定に
保つことが出来るとともに、ゲート電極とソース・ドレ
インとの位置関係も精度良く加工することができる。こ
の結果、大量の半導体基板を製造したときに、ロット間
のトランジスター特性を安定して一定に保つことが出来
る。従って、従来よりもマスク合わせの余裕度の少ない
微細な重ね合わせマークを製造することが可能となる。
【図1】本発明の重ね合わせマークの製造方法における
半導体基板の平面図
半導体基板の平面図
【図2】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図3】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図4】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図5】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図6】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図7】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図8】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図9】本発明の重ね合わせマークの製造方法における
半導体基板の工程順断面図
半導体基板の工程順断面図
【図10】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図11】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図12】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図13】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
【図14】従来の重ね合わせマークの製造方法における
工程順断面図
工程順断面図
11 スクライブライン 12 余裕部分 13〜15 領域 21 半導体基板 22a、22b 拡散層領域 23 マスク材 24a、24b 拡散層領域 25 マスク材 26 マーク部 27 拡散層領域 28a、28b LOCOS部分
Claims (3)
- 【請求項1】半導体基板で各半導体素子毎に切断するよ
うに形成されたスクライブラインと、前記半導体素子と
前記スクライブラインとの間に形成された領域と、前記
領域内に前記半導体素子が形成されており、前記半導体
素子内に能動素子が形成され、前記能動素子と接しず、
前記半導体素子に一部が重なるように前記半導体基板を
エッチングして形成されたマーク部とを備えたことを特
徴とする重ね合わせ用マーク。 - 【請求項2】第1のマスク材を用いて半導体基板に不純
物をイオン注入により注入する工程と、前記イオン注入
後に前記第1のマスク材を除去する事なく、第2のマス
ク材を被覆し、マーク部を開口し、エッチングして、前
記マーク部に段差を形成する工程を含むことを特徴とす
る重ね合わせ用マークの製造方法。 - 【請求項3】前記第2のマスク材は、素子能動部分を被
覆していることを特徴とする請求項2記載の重ね合わせ
用マークの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4221085A JPH0669093A (ja) | 1992-08-20 | 1992-08-20 | 重ね合わせマークとその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4221085A JPH0669093A (ja) | 1992-08-20 | 1992-08-20 | 重ね合わせマークとその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0669093A true JPH0669093A (ja) | 1994-03-11 |
Family
ID=16761257
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4221085A Pending JPH0669093A (ja) | 1992-08-20 | 1992-08-20 | 重ね合わせマークとその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0669093A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103035567A (zh) * | 2011-10-07 | 2013-04-10 | 乐金显示有限公司 | 用于显示装置的基板及其制造方法 |
-
1992
- 1992-08-20 JP JP4221085A patent/JPH0669093A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103035567A (zh) * | 2011-10-07 | 2013-04-10 | 乐金显示有限公司 | 用于显示装置的基板及其制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2803734B2 (ja) | 集積回路形成方法 | |
JPS6116571A (ja) | 半導体装置の製造方法 | |
JPH10199979A (ja) | 半導体素子及びその製造方法 | |
US6368936B1 (en) | Method for forming a semiconductor integrated circuit | |
JPS63181459A (ja) | 半導体装置の製造方法 | |
JPS61501483A (ja) | 埋込層の形成および位置づけ方法 | |
JPH02219253A (ja) | 半導体集積回路装置の製造方法 | |
JPH05198644A (ja) | 校正構造の製造方法 | |
JPS61242064A (ja) | 相補型半導体装置の製造方法 | |
US7504313B2 (en) | Method for forming plural kinds of wells on a single semiconductor substrate | |
US5946577A (en) | Method of manufacturing semiconductor device | |
JPH0669093A (ja) | 重ね合わせマークとその製造方法 | |
US5866447A (en) | Modified zero layer align method of twin well MOS fabrication | |
KR20040059404A (ko) | 반도체 소자의 키 정렬 방법 | |
JPH0370125A (ja) | 半導体装置の製造方法 | |
KR0131728B1 (ko) | 반도체소자의 콘택 제조방법 | |
JPH08181223A (ja) | 半導体装置の製造方法 | |
JPH0955438A (ja) | 半導体集積回路装置の製造方法 | |
JP2754202B2 (ja) | 半導体素子の製造方法 | |
JPH07321015A (ja) | 半導体装置の製造方法 | |
JPH0846055A (ja) | 半導体集積回路の製法 | |
JPH03283419A (ja) | 半導体装置およびその製造方法 | |
KR0146239B1 (ko) | 반도체소자의 제조방법 | |
JPH05110006A (ja) | 半導体集積回路の製造方法 | |
JP3344814B2 (ja) | Mos型電界効果トランジスタの製造方法 |