JPH10199979A - 半導体素子及びその製造方法 - Google Patents
半導体素子及びその製造方法Info
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Abstract
(57)【要約】
【課題】 自己整合コンタクトを容易に信頼性高く形成
し、非対称素子を製造することも可能な半導体素子及び
その製造方法を提供すること。 【解決手段】 半導体基板３０上に導電ライン３３を形
成した後、全面に層間絶縁膜３７を形成する。この層間
絶縁膜３７を、感光膜３８をマスクとして食刻してコン
タクトホール４２を開口した際、同時に導電ライン３３
を食刻して、この導電ライン３３を第１、第２ゲートラ
イン３３ａ，３３ｂに分離する。この第１、第２ゲート
ライン３３ａ，３３ｂの内側の側面及びコンタクトホー
ル４２の側面には絶縁のために側壁酸化膜４０を形成す
る。
し、非対称素子を製造することも可能な半導体素子及び
その製造方法を提供すること。 【解決手段】 半導体基板３０上に導電ライン３３を形
成した後、全面に層間絶縁膜３７を形成する。この層間
絶縁膜３７を、感光膜３８をマスクとして食刻してコン
タクトホール４２を開口した際、同時に導電ライン３３
を食刻して、この導電ライン３３を第１、第２ゲートラ
イン３３ａ，３３ｂに分離する。この第１、第２ゲート
ライン３３ａ，３３ｂの内側の側面及びコンタクトホー
ル４２の側面には絶縁のために側壁酸化膜４０を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、自己整合コンタク
ト方法を用いた信頼性あるコンタクトを形成できる半導
体素子及びその製造方法に関する。
ト方法を用いた信頼性あるコンタクトを形成できる半導
体素子及びその製造方法に関する。
【０００２】
【従来の技術】一般に、自己整合コンタクト工程は、微
細なパターンを簡易且つ確実な手法で形成できるため、
マスク合わせにおいて位置合わせ余裕をとる必要がな
い。よって、高度の技術的熟練や高精密度装置を使用し
なくても、素子の高集積化を達成できる。従来の半導体
素子の自己整合コンタクトは、大きく分けて２つの方法
で形成される。その一方法は食刻選択比を利用する方法
であり、他の一方法はセミ自己整合（ｓｅｍｉ−ｓｅｌ
ｆ ａｌｉｇｎ）方法でコンタクトを形成した後に側壁
酸化膜を形成する方法である。
細なパターンを簡易且つ確実な手法で形成できるため、
マスク合わせにおいて位置合わせ余裕をとる必要がな
い。よって、高度の技術的熟練や高精密度装置を使用し
なくても、素子の高集積化を達成できる。従来の半導体
素子の自己整合コンタクトは、大きく分けて２つの方法
で形成される。その一方法は食刻選択比を利用する方法
であり、他の一方法はセミ自己整合（ｓｅｍｉ−ｓｅｌ
ｆ ａｌｉｇｎ）方法でコンタクトを形成した後に側壁
酸化膜を形成する方法である。
【０００３】以下、添付図面に基づき従来の半導体素子
の製造方法を説明する。図５は、従来の半導体素子の製
造方法の一方法を示す工程断面図である。この方法で
は、まず、図５（ａ）に示すように、基板１上に活性領
域とフィールド領域を定義し、フィールド領域にフィー
ルド酸化膜を形成した後、全面に酸化膜、ポリシリコ
ン、窒化膜を順次に蒸着する。その後、全面に感光膜を
塗布し、該感光膜の所定部分のみが残るように露光及び
現像工程で感光膜をパターニングする。そして、パター
ニングされた感光膜をマスクとして用いて前記窒化膜と
ポリシリコンと酸化膜を順次に食刻することにより、そ
れらの残存部分でゲート酸化膜２、ゲート電極３、ゲー
トキャップ絶縁膜４を積層して形成する。その後、感光
膜を除去する。次に、前記ゲート電極３をマスクとして
用いて基板１内に低濃度不純物イオンを注入して低濃度
ソース／ドレイン領域５を形成する。その後、全面に窒
化膜を形成した後、異方性食刻で窒化膜をエッチングす
ることにより、ゲート電極３の両側面にゲート側壁絶縁
膜６を形成する。その後、前記ゲート電極３及びゲート
側壁絶縁膜６をマスクとして用いて前記基板１に高濃度
不純物イオンを注入することにより、高濃度ソース／ド
レイン領域７を形成する。
の製造方法を説明する。図５は、従来の半導体素子の製
造方法の一方法を示す工程断面図である。この方法で
は、まず、図５（ａ）に示すように、基板１上に活性領
域とフィールド領域を定義し、フィールド領域にフィー
ルド酸化膜を形成した後、全面に酸化膜、ポリシリコ
ン、窒化膜を順次に蒸着する。その後、全面に感光膜を
塗布し、該感光膜の所定部分のみが残るように露光及び
現像工程で感光膜をパターニングする。そして、パター
ニングされた感光膜をマスクとして用いて前記窒化膜と
ポリシリコンと酸化膜を順次に食刻することにより、そ
れらの残存部分でゲート酸化膜２、ゲート電極３、ゲー
トキャップ絶縁膜４を積層して形成する。その後、感光
膜を除去する。次に、前記ゲート電極３をマスクとして
用いて基板１内に低濃度不純物イオンを注入して低濃度
ソース／ドレイン領域５を形成する。その後、全面に窒
化膜を形成した後、異方性食刻で窒化膜をエッチングす
ることにより、ゲート電極３の両側面にゲート側壁絶縁
膜６を形成する。その後、前記ゲート電極３及びゲート
側壁絶縁膜６をマスクとして用いて前記基板１に高濃度
不純物イオンを注入することにより、高濃度ソース／ド
レイン領域７を形成する。
【０００４】次に、図５（ｂ）に示すように、全面に層
間絶縁膜８を形成した後、層間絶縁膜８上に感光膜９を
塗布する。この後、前記感光膜９を露光及び現像工程で
パターニングする。次いで、パターニングされた感光膜
９をマスクとして用いて、酸化膜と窒化膜とで高い食刻
選択比を有する異方性食刻で層間酸化膜８を食刻して、
前記基板１が露出するようにコンタクトホール８ａを形
成する。次いで、全面にポリシリコン又はアルミニウム
又はタングステンのような導電性物質を蒸着しパターニ
ングして、図５（ｃ）に示すようにビットライン１０を
形成する。
間絶縁膜８を形成した後、層間絶縁膜８上に感光膜９を
塗布する。この後、前記感光膜９を露光及び現像工程で
パターニングする。次いで、パターニングされた感光膜
９をマスクとして用いて、酸化膜と窒化膜とで高い食刻
選択比を有する異方性食刻で層間酸化膜８を食刻して、
前記基板１が露出するようにコンタクトホール８ａを形
成する。次いで、全面にポリシリコン又はアルミニウム
又はタングステンのような導電性物質を蒸着しパターニ
ングして、図５（ｃ）に示すようにビットライン１０を
形成する。
【０００５】次に、従来の半導体素子の製造方法の他の
例を図６を参照して説明する。この方法では、まず、図
６（ａ）に示すように、基板１１上に活性領域とフィー
ルド領域を定義し、フィールド領域にフィールド酸化膜
を形成した後、全面に第１酸化膜、ポリシリコン、第２
酸化膜を順次に蒸着する。この後、全面に感光膜を塗布
して所定部分にのみ該感光膜が残るように露光及び現像
工程で感光膜をパターニングする。その後、パターニン
グされた感光膜をマスクとして用いて前記第２酸化膜と
ポリシリコンと第１酸化膜を順次に食刻することによ
り、それらの残存部分でゲート酸化膜１２、ゲート電極
１３、ゲートキャップ絶縁膜１４を積層して形成する。
その後、感光膜を除去する。次に、前記ゲート電極１３
をマスクとして用いて基板１１に低濃度不純物イオンを
注入して低濃度ソース／ドレイン領域１５を形成する。
その後、全面に酸化膜を蒸着した後、異方性食刻で酸化
膜をエッチングすることにより、ゲート電極１３の両側
面にゲート側壁絶縁膜１６を形成し、次いで、前記ゲー
ト電極１３及びゲート側壁絶縁膜１６をマスクとして用
いて前記基板１１に高濃度不純物イオンを注入して高濃
度ソース／ドレイン領域１７を形成する。
例を図６を参照して説明する。この方法では、まず、図
６（ａ）に示すように、基板１１上に活性領域とフィー
ルド領域を定義し、フィールド領域にフィールド酸化膜
を形成した後、全面に第１酸化膜、ポリシリコン、第２
酸化膜を順次に蒸着する。この後、全面に感光膜を塗布
して所定部分にのみ該感光膜が残るように露光及び現像
工程で感光膜をパターニングする。その後、パターニン
グされた感光膜をマスクとして用いて前記第２酸化膜と
ポリシリコンと第１酸化膜を順次に食刻することによ
り、それらの残存部分でゲート酸化膜１２、ゲート電極
１３、ゲートキャップ絶縁膜１４を積層して形成する。
その後、感光膜を除去する。次に、前記ゲート電極１３
をマスクとして用いて基板１１に低濃度不純物イオンを
注入して低濃度ソース／ドレイン領域１５を形成する。
その後、全面に酸化膜を蒸着した後、異方性食刻で酸化
膜をエッチングすることにより、ゲート電極１３の両側
面にゲート側壁絶縁膜１６を形成し、次いで、前記ゲー
ト電極１３及びゲート側壁絶縁膜１６をマスクとして用
いて前記基板１１に高濃度不純物イオンを注入して高濃
度ソース／ドレイン領域１７を形成する。
【０００６】次に、図６（ｂ）に示すように、全面に化
学気相蒸着法で層間絶縁膜１８を形成し、その上に感光
膜１９を塗布する。この後、前記感光膜１９の所定部分
を除去するように、該感光膜１９を露光及び現像工程で
パターニングする。次いで、パターニングされた感光膜
１９をマスクとして用いて異方性食刻で図６（ｃ）に示
すように層間絶縁膜１８を食刻して、前記高濃度ソース
／ドレイン領域１７が露出するようにコンタクトホール
１８ａを形成する。その後、全面に酸化膜を蒸着し、こ
の酸化膜を異方性食刻でエッチングすることにより、前
記コンタクトホール１８ａに側壁酸化膜２０を形成す
る。その後、全面にポリシリコン又はアルミニウム又は
タングステンのような導電性物質を蒸着しパターニング
することによりビットライン２１を形成する。ここで、
前記側壁酸化膜２０はゲート電極１３とビットライン２
１を絶縁する役目をする。
学気相蒸着法で層間絶縁膜１８を形成し、その上に感光
膜１９を塗布する。この後、前記感光膜１９の所定部分
を除去するように、該感光膜１９を露光及び現像工程で
パターニングする。次いで、パターニングされた感光膜
１９をマスクとして用いて異方性食刻で図６（ｃ）に示
すように層間絶縁膜１８を食刻して、前記高濃度ソース
／ドレイン領域１７が露出するようにコンタクトホール
１８ａを形成する。その後、全面に酸化膜を蒸着し、こ
の酸化膜を異方性食刻でエッチングすることにより、前
記コンタクトホール１８ａに側壁酸化膜２０を形成す
る。その後、全面にポリシリコン又はアルミニウム又は
タングステンのような導電性物質を蒸着しパターニング
することによりビットライン２１を形成する。ここで、
前記側壁酸化膜２０はゲート電極１３とビットライン２
１を絶縁する役目をする。
【０００７】
【発明が解決しようとする課題】しかるに、上記のよう
な従来の半導体素子の製造方法では、以下のような問題
点があった。第１に、窒化膜と酸化膜の高い食刻選択比
を利用する図５の方法では、食刻選択比が高くなると、
ポリマーが発生して、コンタクトホールが詰まったり、
食刻が中断されることがあるため、窒化膜と酸化膜の高
い食刻選択比を有する食刻工程を実施し難い。また、工
程を単一化し難い。第２に、図６の方法では、高集積素
子の場合、フォトリソ工程でのズレがアライン・マージ
ンの限界を超えるようになり、このため、ゲート電極１
３とビットライン２１がショートして素子が破壊される
恐れがある。この点を図７に詳細に示す。図７に示すよ
うに、フォトリソ工程でのズレがアライン・マージンの
限界を超えると、層間絶縁膜１８にコンタクトホール１
８ａを開けるとき、コンタクトホール１８ａがゲート電
極１３上に重なり、側壁酸化膜２０の形成後にもゲート
電極１３とビットライン２１がショートする問題が発生
する。本発明は上記の問題点を解決するためのもので、
その目的は、自己整合コンタクトを容易に信頼性高く形
成し、非対称素子を製造することも可能な半導体素子及
びその製造方法を提供することにある。
な従来の半導体素子の製造方法では、以下のような問題
点があった。第１に、窒化膜と酸化膜の高い食刻選択比
を利用する図５の方法では、食刻選択比が高くなると、
ポリマーが発生して、コンタクトホールが詰まったり、
食刻が中断されることがあるため、窒化膜と酸化膜の高
い食刻選択比を有する食刻工程を実施し難い。また、工
程を単一化し難い。第２に、図６の方法では、高集積素
子の場合、フォトリソ工程でのズレがアライン・マージ
ンの限界を超えるようになり、このため、ゲート電極１
３とビットライン２１がショートして素子が破壊される
恐れがある。この点を図７に詳細に示す。図７に示すよ
うに、フォトリソ工程でのズレがアライン・マージンの
限界を超えると、層間絶縁膜１８にコンタクトホール１
８ａを開けるとき、コンタクトホール１８ａがゲート電
極１３上に重なり、側壁酸化膜２０の形成後にもゲート
電極１３とビットライン２１がショートする問題が発生
する。本発明は上記の問題点を解決するためのもので、
その目的は、自己整合コンタクトを容易に信頼性高く形
成し、非対称素子を製造することも可能な半導体素子及
びその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は上述の課題を解
決するために、半導体基板上に左右に２分して形成され
た２本のゲートラインと、この２本のゲートライン上及
び前記半導体基板上に形成され、２本のゲートライン間
にコンタクトホールを有する層間絶縁膜と、前記２本の
ゲートラインの内側の側面と前記コンタクトホールの側
面に形成された側壁絶縁膜とを備えることを特徴とする
半導体素子とする。
決するために、半導体基板上に左右に２分して形成され
た２本のゲートラインと、この２本のゲートライン上及
び前記半導体基板上に形成され、２本のゲートライン間
にコンタクトホールを有する層間絶縁膜と、前記２本の
ゲートラインの内側の側面と前記コンタクトホールの側
面に形成された側壁絶縁膜とを備えることを特徴とする
半導体素子とする。
【０００９】また、本発明は、半導体基板と、この半導
体基板上にゲート絶縁膜を介して形成された左右一対の
第１及び第２ゲートラインと、この第１及び第２ゲート
ライン間にコンタクトホールを有し、前記半導体基板及
び第１、第２ゲートライン上に形成された層間絶縁膜
と、前記第１及び第２ゲートラインの外側の前記半導体
基板に形成された第１不純物領域と、前記第１及び第２
ゲートライン間の前記半導体基板に形成された第２不純
物領域と、前記第１及び第２ゲートラインの内側の側面
及び前記コンタクトホールの側面に形成された側壁絶縁
膜とを備えることを特徴とする半導体素子とする。
体基板上にゲート絶縁膜を介して形成された左右一対の
第１及び第２ゲートラインと、この第１及び第２ゲート
ライン間にコンタクトホールを有し、前記半導体基板及
び第１、第２ゲートライン上に形成された層間絶縁膜
と、前記第１及び第２ゲートラインの外側の前記半導体
基板に形成された第１不純物領域と、前記第１及び第２
ゲートライン間の前記半導体基板に形成された第２不純
物領域と、前記第１及び第２ゲートラインの内側の側面
及び前記コンタクトホールの側面に形成された側壁絶縁
膜とを備えることを特徴とする半導体素子とする。
【００１０】さらに、本発明は、基板上にゲート絶縁膜
を介して導電層パターン形成する工程と、前記導電層パ
ターンの外側の前記基板に第１不純物領域を形成する工
程と、前記導電層パターン上を含む前記基板上の全面に
層間絶縁膜を形成する工程と、前記層間絶縁膜の表面か
ら該層間絶縁膜と前記導電層パターンの一部を連続して
食刻することにより、コンタクトホールを開口すると同
時に、導電層パターンを２本のゲートラインに分離する
工程と、前記２本のゲートライン間の前記基板に第２不
純物領域を形成する工程と、前記２本のゲートラインの
内側の側面及び前記コンタクトホールの側面に側壁絶縁
膜を形成する工程とを備えることを特徴とする半導体素
子の製造方法とする。
を介して導電層パターン形成する工程と、前記導電層パ
ターンの外側の前記基板に第１不純物領域を形成する工
程と、前記導電層パターン上を含む前記基板上の全面に
層間絶縁膜を形成する工程と、前記層間絶縁膜の表面か
ら該層間絶縁膜と前記導電層パターンの一部を連続して
食刻することにより、コンタクトホールを開口すると同
時に、導電層パターンを２本のゲートラインに分離する
工程と、前記２本のゲートライン間の前記基板に第２不
純物領域を形成する工程と、前記２本のゲートラインの
内側の側面及び前記コンタクトホールの側面に側壁絶縁
膜を形成する工程とを備えることを特徴とする半導体素
子の製造方法とする。
【００１１】
【発明の実施の形態】次に添付図面を参照して本発明に
よる半導体素子及びその製造方法の実施の形態を詳細に
説明する。図１は本発明の半導体素子の実施の形態の平
面図であり、図２は図１のＩ−Ｉ線断面図である。本発
明の実施の形態の半導体素子は、これら図１及び図２に
示すように、半導体基板３０に活性領域とフィールド領
域を定義し、フィールド領域にフィールド酸化膜３１を
形成する。一方、活性領域上には、Ｘの幅を有する導電
ラインを左右に２分して第１ゲートライン３３ａと第２
ゲートライン３３ｂとが左右一対設けられる。この際、
第１ゲートライン３３ａと第２ゲートライン３３ｂは、
Ｘ’とＸ”の幅を有するように分離される。また、第
１、第２ゲートライン３３ａ，３３ｂは、基板３０上に
ゲート酸化膜（ゲート絶縁膜）３２を介して設けられ
る。さらに、第１、第２ゲートライン３３ａ，３３ｂの
上面にはゲートキャップ絶縁膜３４が形成される。
よる半導体素子及びその製造方法の実施の形態を詳細に
説明する。図１は本発明の半導体素子の実施の形態の平
面図であり、図２は図１のＩ−Ｉ線断面図である。本発
明の実施の形態の半導体素子は、これら図１及び図２に
示すように、半導体基板３０に活性領域とフィールド領
域を定義し、フィールド領域にフィールド酸化膜３１を
形成する。一方、活性領域上には、Ｘの幅を有する導電
ラインを左右に２分して第１ゲートライン３３ａと第２
ゲートライン３３ｂとが左右一対設けられる。この際、
第１ゲートライン３３ａと第２ゲートライン３３ｂは、
Ｘ’とＸ”の幅を有するように分離される。また、第
１、第２ゲートライン３３ａ，３３ｂは、基板３０上に
ゲート酸化膜（ゲート絶縁膜）３２を介して設けられ
る。さらに、第１、第２ゲートライン３３ａ，３３ｂの
上面にはゲートキャップ絶縁膜３４が形成される。
【００１２】このような第１及び第２ゲートライン３３
ａ，３３ｂの外側の基板３０表面内には、第１ソース／
ドレイン領域（第１不純物領域）３５が形成される。一
方、第１、第２ゲートライン３３ａ，３３ｂ間の基板３
０表面内には、第２ソース／ドレイン領域（第２不純物
領域）３９が形成される。さらに、第１及び第２ゲート
ライン３３ａ，３３ｂの外側の側面には、ゲート側壁絶
縁膜３６が形成される。
ａ，３３ｂの外側の基板３０表面内には、第１ソース／
ドレイン領域（第１不純物領域）３５が形成される。一
方、第１、第２ゲートライン３３ａ，３３ｂ間の基板３
０表面内には、第２ソース／ドレイン領域（第２不純物
領域）３９が形成される。さらに、第１及び第２ゲート
ライン３３ａ，３３ｂの外側の側面には、ゲート側壁絶
縁膜３６が形成される。
【００１３】また、第１及び第２ゲートライン３３ａ，
３３ｂ上を含む基板３０上の全面には、層間絶縁膜３７
が形成される。この層間絶縁膜３７には、前記第１、第
２ゲートライン３３ａ，３３ｂ間において、コンタクト
ホール４２が形成される。そして、第１及び第２ゲート
ライン３３ａ，３３ｂの内側の側面及びコンタクトホー
ル４２の側面には、側壁酸化膜（側壁絶縁膜）４０が形
成されており、この側壁酸化膜４０で絶縁されたコンタ
クトホール４２内及び第１、第２ゲートライン３３ａ，
３３ｂ間（この部分もコンタクトホールの一部である）
には、第２ソース／ドレイン領域３９に接続されるビッ
トライン４１が形成される。
３３ｂ上を含む基板３０上の全面には、層間絶縁膜３７
が形成される。この層間絶縁膜３７には、前記第１、第
２ゲートライン３３ａ，３３ｂ間において、コンタクト
ホール４２が形成される。そして、第１及び第２ゲート
ライン３３ａ，３３ｂの内側の側面及びコンタクトホー
ル４２の側面には、側壁酸化膜（側壁絶縁膜）４０が形
成されており、この側壁酸化膜４０で絶縁されたコンタ
クトホール４２内及び第１、第２ゲートライン３３ａ，
３３ｂ間（この部分もコンタクトホールの一部である）
には、第２ソース／ドレイン領域３９に接続されるビッ
トライン４１が形成される。
【００１４】上記のような半導体素子は、図３及び図４
に示す本発明の半導体素子の製造方法の実施の形態によ
り製造される。まず、図３（ａ）に示すように、半導体
基板３０に活性領域とフィールド領域を定義し、フィー
ルド領域にフィールド酸化膜３１を形成する。次に、全
面を熱酸化して第１酸化膜を薄く形成し、次いで全面に
ポリシリコンを蒸着した後、再び第２酸化膜を蒸着す
る。ここで、第２酸化膜の代わりに窒化膜を蒸着しても
よい。この後、Ｘ幅を有するように第２酸化膜とポリシ
リコンと第１酸化膜を異方性食刻でパターニングするこ
とにより、基板３０の活性領域上にＸ幅のゲート酸化膜
３２と導電ライン（導電層パターン）３３とゲートキャ
ップ絶縁膜３４を形成する。
に示す本発明の半導体素子の製造方法の実施の形態によ
り製造される。まず、図３（ａ）に示すように、半導体
基板３０に活性領域とフィールド領域を定義し、フィー
ルド領域にフィールド酸化膜３１を形成する。次に、全
面を熱酸化して第１酸化膜を薄く形成し、次いで全面に
ポリシリコンを蒸着した後、再び第２酸化膜を蒸着す
る。ここで、第２酸化膜の代わりに窒化膜を蒸着しても
よい。この後、Ｘ幅を有するように第２酸化膜とポリシ
リコンと第１酸化膜を異方性食刻でパターニングするこ
とにより、基板３０の活性領域上にＸ幅のゲート酸化膜
３２と導電ライン（導電層パターン）３３とゲートキャ
ップ絶縁膜３４を形成する。
【００１５】次に、図３（ｂ）に示すように、導電ライ
ン３３をマスクとして用いて、導電ライン３３外側の露
出した基板（Ｐ型）３０に低濃度Ｎ型不純物イオンを注
入して第１ソース／ドレイン領域３５を形成する。その
後、全面に酸化膜又は窒化膜を蒸着した後、この酸化膜
又は窒化膜を異方性食刻でエッチングすることにより、
導電ライン３３の側面にゲート側壁絶縁膜３６を形成す
る。
ン３３をマスクとして用いて、導電ライン３３外側の露
出した基板（Ｐ型）３０に低濃度Ｎ型不純物イオンを注
入して第１ソース／ドレイン領域３５を形成する。その
後、全面に酸化膜又は窒化膜を蒸着した後、この酸化膜
又は窒化膜を異方性食刻でエッチングすることにより、
導電ライン３３の側面にゲート側壁絶縁膜３６を形成す
る。
【００１６】次いで、図４（ａ）に示すように、導電ラ
イン３３上を含む基板３０上の全面に化学気相蒸着法
（ＣＶＤ）で酸化膜を蒸着して層間絶縁膜３７を形成す
る。その後、層間絶縁膜３７上の全面に感光膜３８を塗
布し、この感光膜３８を露光及び現像工程でパターニン
グする。この後、パターニングされた感光膜３８をマス
クとして用いて異方性食刻で層間絶縁膜３７とゲートキ
ャップ絶縁膜３４、導電ライン３３及びゲート酸化膜３
２を連続的に食刻することにより、図４（ｂ）に示すよ
うに層間絶縁膜３７にコンタクトホール４２を形成し、
同時にゲートキャップ絶縁膜３４及びゲート酸化膜３２
とともに導電ライン３３を左右に２つに分離して、幅
Ｘ’の第１ゲートライン３３ａと、幅Ｘ”の第２ゲート
ライン３３ｂを形成する。
イン３３上を含む基板３０上の全面に化学気相蒸着法
（ＣＶＤ）で酸化膜を蒸着して層間絶縁膜３７を形成す
る。その後、層間絶縁膜３７上の全面に感光膜３８を塗
布し、この感光膜３８を露光及び現像工程でパターニン
グする。この後、パターニングされた感光膜３８をマス
クとして用いて異方性食刻で層間絶縁膜３７とゲートキ
ャップ絶縁膜３４、導電ライン３３及びゲート酸化膜３
２を連続的に食刻することにより、図４（ｂ）に示すよ
うに層間絶縁膜３７にコンタクトホール４２を形成し、
同時にゲートキャップ絶縁膜３４及びゲート酸化膜３２
とともに導電ライン３３を左右に２つに分離して、幅
Ｘ’の第１ゲートライン３３ａと、幅Ｘ”の第２ゲート
ライン３３ｂを形成する。
【００１７】しかる後、感光膜３８を除去した後、コン
タクトホール４２及び第１、第２ゲートライン３３ａ，
３３ｂ間（この部分もコンタクトホールの一部となる）
を介して、第１、第２ゲートライン３３ａ，３３ｂ間の
露出した基板３０表面内に不純物イオン注入を行って第
２ソース／ドレイン領域３９を形成する。この際、第２
ソース／ドレイン領域３９は、第１ソース／ドレイン領
域３５と同一導電型とするが、第１ソース／ドレイン領
域３５と不純物濃度が異なるように形成することによ
り、非対称型素子を製造することができる。
タクトホール４２及び第１、第２ゲートライン３３ａ，
３３ｂ間（この部分もコンタクトホールの一部となる）
を介して、第１、第２ゲートライン３３ａ，３３ｂ間の
露出した基板３０表面内に不純物イオン注入を行って第
２ソース／ドレイン領域３９を形成する。この際、第２
ソース／ドレイン領域３９は、第１ソース／ドレイン領
域３５と同一導電型とするが、第１ソース／ドレイン領
域３５と不純物濃度が異なるように形成することによ
り、非対称型素子を製造することができる。
【００１８】しかる後、第１、第２ゲートライン３３
ａ，３３ｂ間及びコンタクトホール４２内を含む全面に
酸化膜を蒸着した後、この酸化膜を異方性食刻でエッチ
ングすることにより、第１ゲートライン３３ａと第２ゲ
ートライン３３ｂの内側の側面及びコンタクトホール４
２の側面に側壁酸化膜４０を形成する。次いで、全面に
ドープされたポリシリコン、アルミニウム、タングステ
ンのうち１つ、又は２つの導電性物質を蒸着した後、パ
ターニングすることにより、コンタクトホール４２内及
び、側壁酸化膜４０で絶縁された第１、第２ゲートライ
ン３３ａ，３３ｂ間（この部分もコンタクトホールの一
部である）を通して第２ソース／ドレイン領域３９に接
続されるビットライン４１を形成する。以上で図１及び
図２の半導体素子が完成する。
ａ，３３ｂ間及びコンタクトホール４２内を含む全面に
酸化膜を蒸着した後、この酸化膜を異方性食刻でエッチ
ングすることにより、第１ゲートライン３３ａと第２ゲ
ートライン３３ｂの内側の側面及びコンタクトホール４
２の側面に側壁酸化膜４０を形成する。次いで、全面に
ドープされたポリシリコン、アルミニウム、タングステ
ンのうち１つ、又は２つの導電性物質を蒸着した後、パ
ターニングすることにより、コンタクトホール４２内及
び、側壁酸化膜４０で絶縁された第１、第２ゲートライ
ン３３ａ，３３ｂ間（この部分もコンタクトホールの一
部である）を通して第２ソース／ドレイン領域３９に接
続されるビットライン４１を形成する。以上で図１及び
図２の半導体素子が完成する。
【００１９】
【発明の効果】以上のような本発明の半導体素子及びそ
の製造方法によれば、以下のような効果がある。第１
に、コンタクトホールを開口する食刻工程で同時に導電
ライン（導電層パターン）を２つのゲートラインに分離
し、このゲートラインの側面に絶縁用の側壁酸化膜（側
壁絶縁膜）を形成してゲートライン間をコンタクトホー
ルの一部としたので、コンタクトホールがゲートライン
上に重ならない。このため、ゲートラインとビットライ
ンがショートする恐れがない。よって、信頼性高い素子
を製造できる。第２に、導電ラインを２つのゲートライ
ンに分離するマスクを使用してコンタクトホールの形成
が可能となり、かつマスク合わせが大きくズレても支障
がないので、コンタクト露光工程が容易となる。第３
に、２つのゲートラインの外側の第１ソース／ドレイン
領域（第１不純物領域）と、２つのゲートライン間の第
２ソース／ドレイン領域（第２不純物領域）との濃度を
異にすることにより、非対称型素子を製造できる。第４
に、食刻選択比を利用しないため、工程が簡単かつ円滑
となる。
の製造方法によれば、以下のような効果がある。第１
に、コンタクトホールを開口する食刻工程で同時に導電
ライン（導電層パターン）を２つのゲートラインに分離
し、このゲートラインの側面に絶縁用の側壁酸化膜（側
壁絶縁膜）を形成してゲートライン間をコンタクトホー
ルの一部としたので、コンタクトホールがゲートライン
上に重ならない。このため、ゲートラインとビットライ
ンがショートする恐れがない。よって、信頼性高い素子
を製造できる。第２に、導電ラインを２つのゲートライ
ンに分離するマスクを使用してコンタクトホールの形成
が可能となり、かつマスク合わせが大きくズレても支障
がないので、コンタクト露光工程が容易となる。第３
に、２つのゲートラインの外側の第１ソース／ドレイン
領域（第１不純物領域）と、２つのゲートライン間の第
２ソース／ドレイン領域（第２不純物領域）との濃度を
異にすることにより、非対称型素子を製造できる。第４
に、食刻選択比を利用しないため、工程が簡単かつ円滑
となる。
【図１】本発明の半導体素子の実施の形態を示す平面
図。
図。
【図２】図１のＩ−Ｉ線断面図。
【図３】本発明による半導体素子の製造方法の実施の形
態を示す工程断面図。
態を示す工程断面図。
【図４】本発明による半導体素子の製造方法の実施の形
態を示し、図３に続く工程を示す工程断面図。
態を示し、図３に続く工程を示す工程断面図。
【図５】従来の半導体素子の製造方法の一方法を示す工
程断面図。
程断面図。
【図６】従来の半導体素子の製造方法の他の例を示す工
程断面図。
程断面図。
【図７】図６の従来の他の例の問題点を説明するための
断面図。
断面図。
３０ 半導体基板 ３２ ゲート酸化膜 ３３ 導電ライン ３３ａ 第１ゲートライン ３３ｂ 第２ゲートライン ３５ 第１ソース／ドレイン領域 ３７ 層間絶縁膜 ３９ 第２ソース／ドレイン領域 ４０ 側壁酸化膜 ４１ ビットライン ４２ コンタクトホール
Claims (3)
- 【請求項１】 半導体基板上に左右に２分して形成され
た２本のゲートラインと、 前記２本のゲートライン上及び前記半導体基板上に形成
され、２本のゲートライン間にコンタクトホールを有す
る層間絶縁膜と、 前記２本のゲートラインの内側の側面と前記コンタクト
ホールの側面に形成された側壁絶縁膜とを備えることを
特徴とする半導体素子。 - 【請求項２】 半導体基板と、 前記半導体基板上にゲート絶縁膜を介して形成された左
右一対の第１及び第２ゲートラインと、 前記第１及び第２ゲートライン間にコンタクトホールを
有し、前記半導体基板及び第１、第２ゲートライン上に
形成された層間絶縁膜と、 前記第１及び第２ゲートラインの外側の前記半導体基板
に形成された第１不純物領域と、 前記第１及び第２ゲートライン間の前記半導体基板に形
成された第２不純物領域と、 前記第１及び第２ゲートラインの内側の側面および前記
コンタクトホールの側面に形成された側壁絶縁膜とを備
えることを特徴とする半導体素子。 - 【請求項３】 基板上にゲート絶縁膜を介して導電層パ
ターン形成する工程と、 前記導電層パターンの外側の前記基板に第１不純物領域
を形成する工程と、 前記導電層パターン上を含む前記基板上の全面に層間絶
縁膜を形成する工程と、 前記層間絶縁膜の表面から該層間絶縁膜と前記導電層パ
ターンの一部を連続して食刻することにより、コンタク
トホールを開口すると同時に、導電層パターンを２本の
ゲートラインに分離する工程と、 前記２本のゲートライン間の前記基板に第２不純物領域
を形成する工程と、 前記２本のゲートラインの内側の側面及び前記コンタク
トホールの側面に側壁絶縁膜を形成する工程とを備える
ことを特徴とする半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960073475A KR100223832B1 (ko) | 1996-12-27 | 1996-12-27 | 반도체 소자 및 그 제조방법 |
| KR1996P-73475 | 1996-12-27 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10199979A true JPH10199979A (ja) | 1998-07-31 |
| JP3083495B2 JP3083495B2 (ja) | 2000-09-04 |
Family
ID=19491348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09192200A Expired - Fee Related JP3083495B2 (ja) | 1996-12-27 | 1997-07-17 | 半導体素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6060346A (ja) |
| JP (1) | JP3083495B2 (ja) |
| KR (1) | KR100223832B1 (ja) |
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| JP2007189237A (ja) * | 1999-07-20 | 2007-07-26 | Samsung Electronics Co Ltd | 選択的ポリマー蒸着を用いたプラズマエッチング方法及びこれを用いたコンタクトホール形成方法 |
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