JPH09219394A

JPH09219394A - 半導体装置の製造方法

Info

Publication number: JPH09219394A
Application number: JP2440596A
Authority: JP
Inventors: Yoshimasa Nakanishi; 賢真中西; Tetsuji Nagayama; 哲治長山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-02-09
Filing date: 1996-02-09
Publication date: 1997-08-19

Abstract

(57)【要約】【課題】セルフアラインコンタクトによる多層配線構
造における絶縁耐性を向上する。【解決手段】エッチングストッパ層となるＳｉ₃Ｎ₄
からなるサイドウォール形成層５のエッチバック工程に
おいて、サイドウォールスペーサ５ａ間に突起部５ｂが
残るエッチング条件を採用する。【効果】イオンモードの強いエッチバック条件の採用
により、サイドウォールスペーサ５ａの肩部で反射され
たイオンがサイドウォールスペーサ５ａ端部直下に集中
的に入射し、この部分のエッチングレートが高まりＶ字
状溝が形成され、突起部５ｂが残る。したがってサイド
ウォールスペーサ５ａ肩部のエッチングレートは相対的
に低下し、肩の張った形状が得られる。この後、層間絶
縁膜７へのセルフアラインコンタクト開口時には、Ｖ字
状溝底部のＳｉ₃Ｎ₄を僅かにエッチングするだけでよ
いので、サイドウォールスペーサ５ａの膜減りは激減
し、絶縁耐圧が向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、セルフアラインコンタクト
構造を高信頼性をもって実現する工程を有する、半導体
装置の製造方法に関する。

【０００２】

【従来の技術】ＬＳＩ等の半導体装置の高集積度化、高
性能化が進展するに伴い、ゲート電極や接続孔等のデザ
インルールもクォータミクロンあるいはそれ以下に縮小
されつつある。かかる高集積度の半導体装置において
は、多層配線における層間接続構造においてもレイアウ
ト上あるいはプロセス上に多数の工夫が採り込まれてい
る。

【０００３】その一例として、ステッパによる露光時に
おける位置合わせ余裕を大幅に緩和できるセルフアライ
ンコンタクト（ＳｅｌｆＡｌｉｇｎｅｄＣｏｎｔａ
ｃｔ）技術がある。セルフアラインコンタクトは、ゲー
ト電極等の側面にサイドウォールスペーサを形成するこ
とで、不純物拡散層等に臨む接続孔を自己整合的に開口
する方法である。セルフアラインコンタクトの採用によ
り、微細な開口を有するレジストマスクを接続孔開口予
定部に厳密に位置合わせする工程は不要となる。また位
置合わせマージンも不要となるので、半導体チップやセ
ルの面積の縮小も可能となる。

【０００４】従来のセルフアラインコンタクトの製造方
法の概略を図９および図１０を参照して説明する。まず
図９（ａ）に示すように半導体基板１上にゲート絶縁膜
２、ゲート電極３およびオフセット酸化膜４を順次形成
する。つぎに図９（ｂ）に示すように窒化シリコンによ
るサイドウォール形成層５を全面に堆積し、これを全面
エッチバックして図９（ｃ）に示すようにサイドウォー
ルスペーサ５ａをゲート電極３およびオフセット酸化膜
４の側面に残す。このサイドウォールスペーサ５ａは、
後工程において層間絶縁膜にセルフアラインコンタクト
を開口する際のエッチングストッパの機能を果たすもの
である。オフセット酸化膜４の上にエッチングストッパ
を形成しておく場合もある。この後図１０（ｄ）に示す
ように酸化シリコン系の層間絶縁膜７を全面に形成し、
さらにレジストマスク８をパターニングする。レジスト
マスク８パターニングの露光時の正確な位置合わせは、
さほど必要としない。最後に図１０（ｅ）に示すよう
に、レジストマスク８をエッチングマスクとして層間絶
縁膜８を異方性エッチングし、半導体基板１の図示しな
い不純物拡散層に臨むセルフアラインコンタクトホール
９を開口する。セルフアラインコンタクトホール９の底
部の開口はサイドウォールスペーサ５ａにより自己整合
的に規制された位置と幅を有し、リソグラフィの解像限
界以下の微小な開口幅とすることも可能である。

【０００５】

【発明が解決しようとする課題】上述した従来例におい
ては、エッチングストッパとなる窒化シリコンからなる
サイドウォールスペーサ５ａと、酸化シリコン膜系の層
間絶縁膜７との間の選択比を高め、サイドウォールスペ
ーサ５ａの膜減りを極力防止することが、セルフアライ
ンコンタクトホール９の形状を制御性良く製造するため
のキーポイントとなる。ＳｉＯ₂／Ｓｉ₃Ｎ₄間のエッ
チング選択比を高める方法として、例えば第４１回応用
物理学関係連合講演会（１９９４年春季年会）講演予稿
集ｐ５３７、講演番号２９ｐ−ＺＦ−２に報告されてい
るように、ＣＦ系のエッチングガスにＣＯを添加した混
合ガスを用いる方法がある。これはプラズマエッチング
におけるスパッタ性はある程度抑制し、主としてＳｉ₃
Ｎ₄上にカーボンリッチなＣＦ系ポリマによる保護膜を
堆積し、ＳｉＯ₂のエッチングレートの低下は高密度プ
ラズマエッチング装置を採用することにより選択比を得
る方法である。

【０００６】しかしながら、セルフアラインコンタクト
のエッチングにおいては、エッチングストッパとなるべ
きＳｉ₃Ｎ₄サイドウォールスペーサ５ａの肩部にはこ
のＣＦ系ポリマによる保護膜が堆積しにくい。このため
サイドウォールスペーサ５ａの肩部のエッチングレート
を充分に落とすことができず、セルフアラインコンタク
トのエッチング中にサイドウォールスペーサ５ａのエッ
チングも進行する。したがって先の従来例において図１
０（ｅ）に示すように、サイドウォールスペーサ５ａと
ともにオフセット酸化膜４のエッチングも進み、ゲート
電極３とセルフアラインコンタクトホール９内に形成す
るコンタクトプラグ（図示せず）間の距離が接近し、絶
縁耐圧が不十分となり、極端な場合は短絡の虞れも発生
する。

【０００７】本発明は上述したセルフアラインコンタク
ト形成工程を含む半導体装置の製造方法における従来技
術の問題点を解決することをその課題とする。すなわち
本発明の課題は、エッチングストッパとして例えばＳｉ
₃Ｎ₄からなるサイドウォールスペーサを用いたセルフ
アラインコンタクト加工において、ゲート電極とコンタ
クトプラグ間の絶縁耐圧を充分に確保し、信頼性の高い
高集積化された半導体装置の製造方法を提供することで
ある。

【０００８】

【課題を解決するための手段】本発明は上述した課題を
達成するために創出されたものである。すなわち本発明
の半導体装置の製造方法は、半導体基板上にゲート絶縁
膜を介して複数のゲート電極を形成する工程、このゲー
ト絶縁膜上および複数のゲート電極上に、少なくとも１
層のサイドウォール形成層を全面に形成する工程、サイ
ドウォール形成層をイオンモードの強いプラズマエッチ
ングによりエッチバックして、複数のゲート電極側面に
サイドウォールスペーサを形成するとともに、複数のゲ
ート電極間のサイドウォールスペーサ間には突起部を残
す工程、全面に層間絶縁膜形成する工程、この層間絶縁
膜上に複数のゲート電極間に臨む開口部を有するレジス
トマスクを形成する工程、このレジストマスクをエッチ
ングマスクとして少なくとも層間絶縁膜を異方性エッチ
ングし、セルフアラインコンタクトホールを開口する工
程を有することを特徴とするものである。

【０００９】本発明の好ましい実施態様においては、こ
のサイドウォール形成層は、少なくとも１層の窒化シリ
コン層を含むことが望ましい。

【００１０】本発明においては、複数のゲート電極側面
にエッチバックによりサイドウォールスペーサを形成す
る際に、ガス圧力を低く設定し、基板バイアスを高めた
イオンモードの強いプラズマエッチング条件を採用す
る。かかるエッチング条件の設定により、形成されつつ
あるサイドウォールスペーサの肩部に入射するイオンは
この部分で反射し、反射イオンはサイドウォールスペー
サ側面直下のサイドウォール形成層を集中的にスパッタ
する。したがって、サイドウォールスペーサ側面直下の
サイドウォール形成層のエッチングレートが高まりＶ字
状の溝が形成され、二条のＶ字状の溝の間には突起部が
残る。一方サイドウォールスペーサの肩部のエッチング
レートは相対的に小さくなり、サイドウォールスペーサ
の膜減りは少ない。二条のＶ字状の溝の底部では、サイ
ドウォール形成層の厚さは微小なものとなり、層間絶縁
膜にセルフアラインコンタクト開口時に極く僅かエッチ
ングすることにより確実に自己整合的にコンタクトを開
口することができる。したがってこの際にもサイドウォ
ールスペーサの新たな膜減りは発生しない。サイドウォ
ール形成層のエッチバック時に同時に半導体基板の不純
物拡散層を露出することも可能である。いずれの方法で
も、サイドウォールスペーサの膜減りは少なく、コンタ
クトプラグとゲート電極間距離を充分に確保でき、絶縁
耐圧の高いセルフアラインコンタクトを形成することが
可能である。

【００１１】

【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明に供した図
９および図１０中と同様の構成部分には同一の参照符号
を付すものとする。

【００１２】実施例１本実施例は、サイドウォール形成層に窒化シリコンの単
層膜を用いた例であり、これを図１および図２を参照し
て説明する。本実施例で採用した被処理基板は、図１
（ａ）に示すようにシリコン等の半導体基板１、このシ
リコン基板１をドライ酸化して例えば１０ｎｍの厚さに
形成したＳｉＯ₂からなるゲート絶縁膜２、減圧ＣＶＤ
法で形成した不純物を含む多結晶シリコンからなるゲー
ト電極３、減圧ＣＶＤ法で形成したＳｉＯ₂からなるオ
フセット酸化膜４および常圧ＣＶＤ法で形成したＳｉ₃
Ｎ₄からなるサイドウォール形成層５からなる。ゲート
電極３およびオフセット酸化膜４の厚さは例えば共に１
００ｎｍでありサイドウォール形成層５の厚さは例えば
２００ｎｍである。図１（ａ）に示す被処理基板では、
ゲート電極３は２つ示してあり、複数のゲート電極３間
の半導体基板１表面にはソース／ドレイン領域となる図
示しない不純物拡散層が形成されている。ゲート電極３
側面にはＬＤＤサイドウォールスペーサが形成されてい
てもよい。

【００１３】図１（ａ）に示す被処理基板をマグネトロ
ンＲＩＥ装置のカソード電極上にセッティングし、一例
として下記プラズマエッチング条件によりサイドウォー
ル形成層５をエッチバックした。ＣＨＦ₃流量２３ｓｃｃｍＣＯ流量７８ｓｃｃｍガス圧力２．７ＰａＲＦパワー１４００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ エッチング時間４３ｓｅｃ本エッチング条件は、Ｓｉ₃Ｎ₄のプラズマエッチング
条件としてはイオンモードの比較的強い条件であり、入
射イオンは形成されつつあるサイドウォールスペーサ５
ａの肩部で反射して、サイドウォールスペーサ５ａ直下
のサイドウォール形成層５に集中的に入射し、この部分
をスパッタする。この結果図１（ｂ）に示すように形成
されたサイドウォールスペーサ５ａ側面直下にはＶ字状
の溝が形成されるとともに、複数のゲート電極３間のサ
イドウォールスペーサ５ａ間には突起部５ｂが残され
る。またサイドウォールスペーサ５ａの肩部はエッチン
グレートが相対的に低下するために、いわゆる肩の張っ
たサイドウォール形状となる。サイドウォール形成層５
の残膜厚さはＶ字状の溝の底部で４ｎｍ、平坦部で１０
６ｎｍであった。

【００１４】つぎに図１（ｃ）に示すようにＳｉＯ₂か
らなる層間絶縁膜７を減圧ＣＶＤ等で形成し、必要に応
じてＣＭＰ等で平坦化した後、複数のゲート電極３間に
臨む開口部を有するレジストマスク８を形成する。この
レジストマスク８パターニング用の露光時における位置
合わせは、複数のゲート電極３間の中央部に厳密に設定
する必要はない。この後マグネトロンＲＩＥ装置により
一例として下記プラズマエッチング条件により層間絶縁
膜７を異方性エッチングする。Ｃ₄Ｆ₈流量８ｓｃｃｍＣＯ流量６０ｓｃｃｍＡｒ流量２００ｓｃｃｍガス圧力５．３ＰａＲＦパワー１６００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ オーバーエッチング２０％本プラズマエッチング条件はＳｉＯ₂／Ｓｉ₃Ｎ₄間の
エッチング選択比の高いエッチング条件であり、下地の
Ｓｉ₃Ｎ₄からなるサイドウォールスペーサ５ａや突起
部５ｂが露出した段階でエッチングは停止した。この状
態を図２（ｄ）に示す。

【００１５】この後、同じマグネトロンＲＩＥ装置内で
エッチング条件を一例として下記条件に切り替え、サイ
ドウォールスペーサ５ａと突起部５ｂとの間のＶ字状溝
の底部に僅かに残るＳｉ₃Ｎ₄層とこの部分のゲート絶
縁膜２を除去する。ＣＨＦ₃流量４０ｓｃｃｍＯ₂流量１０ｓｃｃｍガス圧力２．７ＰａＲＦパワー１０００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ Ｓｉ₃Ｎ₄エッチング量４ｎｍ本プラズマエッチング工程により半導体基板１表面が露
出し、図２（ｅ）に示すようにセルフアラインコンタク
トホール９が完成される。

【００１６】本実施例によれば、サイドウォール形成層
５のエッチバック時に突起部５ｂが残るイオンモードの
強いエッチング条件を採用することにより、サイドウォ
ールスペーサ５ａの肩部を充分に厚く残しておくことが
でき、セルフアラインコンタクト開口時にもサイドウォ
ールスペーサ５ａの膜減が発生しないので、絶縁耐圧の
高い半導体装置を提供することが可能となる。

【００１７】実施例２本実施例は、サイドウォール形成層に同じく窒化シリコ
ンの単層膜を用いた例であり、これを図３および図４を
参照して説明する。本実施例で採用した図３（ａ）に示
す被処理基板は前実施例１中図１（ａ）で示したものと
同じであり、重複する説明を省略する。本実施例が実施
例１と異なる点は、サイドウォール形成層のエッチバッ
ク時に半導体基板の不純物拡散層を露出する点である。

【００１８】図３（ａ）に示す被処理基板をマグネトロ
ンＲＩＥ装置のカソード電極上にセッティングし、一例
として下記プラズマエッチング条件によりサイドウォー
ル形成層５およびゲート絶縁膜２をエッチバックした。ＣＨＦ₃流量２３ｓｃｃｍＣＯ流量７８ｓｃｃｍガス圧力１．３ＰａＲＦパワー１８００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ エッチング時間２０ｓｅｃ本エッチング条件は、Ｓｉ₃Ｎ₄のプラズマエッチング
条件としてはイオンモードの強い条件であり、入射イオ
ンは形成されつつあるサイドウォールスペーサ５ａの肩
部で反射して、サイドウォールスペーサ５ａ直下のサイ
ドウォール形成層５を集中的にスパッタする。この結果
図３（ｂ）に示すように、形成されたサイドウォールス
ペーサ５ａ側面直下にはＶ字状の溝が形成され、Ｖ字状
溝底部のゲート絶縁膜２もエッチングされて半導体基板
１の図示しない不純物拡散層の一部が露出するととも
に、複数のゲート電極３間のサイドウォールスペーサ５
ａ間には突起部５ｂが残される。またサイドウォールス
ペーサ５ａの肩部はエッチングレートが相対的に低下す
るために、いわゆる肩の張ったサイドウォール形状とな
る。サイドウォール形成層５の残膜厚さは平坦部で５１
ｎｍであった。

【００１９】つぎに図３（ｃ）に示すようにＳｉＯ₂か
らなる層間絶縁膜７を減圧ＣＶＤ等で形成し、必要に応
じてレジストエッチバック等で平坦化した後、複数のゲ
ート電極３間に臨む開口部を有するレジストマスク８を
形成する。このレジストマスク８パターニング用の露光
時における位置合わせは、複数のゲート電極３間の中央
部に厳密に設定する必要はない。この後マグネトロンＲ
ＩＥ装置により一例として下記プラズマエッチング条件
により層間絶縁膜７を異方性エッチングする。Ｃ₄Ｆ₈流量８ｓｃｃｍＣＯ流量６０ｓｃｃｍＡｒ流量２００ｓｃｃｍガス圧力５．３ＰａＲＦパワー１６００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ オーバーエッチング２０％本プラズマエッチング条件はＳｉＯ₂／Ｓｉ₃Ｎ₄間の
エッチング選択比の高いエッチング条件であり、下地の
Ｓｉ₃Ｎ₄からなるサイドウォールスペーサ５ａや突起
部５ｂが露出した段階でエッチングは停止するとともに
Ｖ字状溝の底部では半導体基板１表面が再び露出し、図
４（ｄ）に示すようにセルフアラインコンタクトホール
９が完成される。

【００２０】本実施例によれば、サイドウォール形成層
５のエッチバック時に突起部５ｂが残るイオンモードの
強いエッチング条件を採用し、同時にＶ字状溝底部の半
導体基板１表面を露出することによりスループットの高
いセルフアラインコンタクトが形成できる。またサイド
ウォールスペーサ５ａの肩部を充分に厚く残しておくこ
とにより、セルフアラインコンタクトエッチング時のサ
イドウォールスペーサ５ａの膜減りを防止し、絶縁耐圧
の高い半導体装置を提供することが可能となる。

【００２１】実施例３本実施例は、サイドウォール形成層に窒化シリコンと酸
化シリコンとの多層膜を用いた例であり、これを図５お
よび図６を参照して説明する。本実施例で採用した被処
理基板は、図５（ａ）に示すようにシリコン等の半導体
基板１、このシリコン基板１をドライ酸化して例えば１
０ｎｍの厚さに形成したＳｉＯ₂からなるゲート絶縁膜
２、減圧ＣＶＤ法で形成した不純物を含む多結晶シリコ
ンからなるゲート電極３、減圧ＣＶＤ法で形成したＳｉ
Ｏ₂からなるオフセット酸化膜４、常圧ＣＶＤ法で形成
したＳｉ₃Ｎ₄からなるサイドウォール形成層５および
減圧ＣＶＤ法で形成したＳｉＯ₂からなる第２のサイド
ウォール形成層６からなる。ゲート電極３およびオフセ
ット酸化膜４の厚さは例えば共に１００ｎｍであり、第
１のサイドウォール形成層５および第２のサイドウォー
ル形成層６の厚さも共に例えば１００ｎｍである。図５
（ａ）に示す被処理基板では、ゲート電極３は２つ示し
てあり、複数のゲート電極３間の半導体基板１表面には
ソース／ドレイン領域となる図示しない不純物拡散層が
形成されている。ゲート電極３側面にはＬＤＤサイドウ
ォールスペーサが形成されていてもよい。

【００２２】図５（ａ）に示す被処理基板をマグネトロ
ンＲＩＥ装置のカソード電極上にセッティングし、一例
として下記プラズマエッチング条件により第１のサイド
ウォール形成層５および第２のサイドウォール形成層６
をエッチバックした。Ｃ₄Ｆ₈流量８ｓｃｃｍＣＯ流量１００ｓｃｃｍＡｒ流量２００ｓｃｃｍガス圧力４．０ＰａＲＦパワー１８００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ エッチング時間８４ｓｅｃ本エッチング条件は、対Ｓｉ₃Ｎ₄選択比が高く、イオ
ンモードの強い条件であるので、入射イオンは形成され
つつあるサイドウォールスペーサ５ａおよび第２のサイ
ドウォールスペーサ６ａの肩部で反射してサイドウォー
ルスペーサ５ａ、６ａ直下の第２のサイドウォール形成
層６およびサイドウォール形成層５を集中的にスパッタ
する。この結果図５（ｂ）に示すように、形成されたサ
イドウォールスペーサ５ａおよび第２のサイドウォール
スペーサ６ａ側面直下にはＶ字状の溝が形成されるとと
もに、複数のゲート電極３間のサイドウォールスペーサ
５ａおよび第２のサイドウォールスペーサ６ａ間には突
起部５ｂが残される。また第２のサイドウォールスペー
サ６ａの肩部はエッチングレートが相対的に低下するた
めに、いわゆる肩の張ったサイドウォール形状となる。
サイドウォール形成層５の残膜厚さは、Ｖ字状の溝の底
部で１０ｎｍであった。

【００２３】つぎに図５（ｃ）に示すようにＳｉＯ₂か
らなる層間絶縁膜７を減圧ＣＶＤ等で形成し、必要に応
じてＣＭＰ等で平坦化した後、複数のゲート電極３間に
臨む開口部を有するレジストマスク８を形成する。この
レジストマスク８パターニング用の露光時における位置
合わせは、複数のゲート電極３間の中央部に厳密に設定
する必要はない。この後マグネトロンＲＩＥ装置により
一例として下記プラズマエッチング条件により層間絶縁
膜７を異方性エッチングする。Ｃ₄Ｆ₈流量８ｓｃｃｍＣＯ流量６０ｓｃｃｍＡｒ流量２００ｓｃｃｍガス圧力５．３ＰａＲＦパワー１６００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ オーバーエッチング２０％本プラズマエッチング工程は、対Ｓｉ₃Ｎ₄選択比が高
い条件であるので、突起部５ｂやＶ字状溝底部のＳｉ₃
Ｎ₄が露出した段階でエッチングは停止した。この状態
を図６（ｄ）に示す。

【００２４】この後、同じマグネトロンＲＩＥ装置内で
エッチング条件を一例として下記条件に切り替え、第２
のサイドウォールスペーサ６ａと突起部５ｂとの間のＶ
字状の溝の底部に僅かに残るＳｉ₃Ｎ₄層と、この部分
のゲート絶縁膜２を除去する。ＣＨＦ₃流量４０ｓｃｃｍＯ₂流量１０ｓｃｃｍガス圧力２．７ＰａＲＦパワー１０００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ オーバーエッチング１０％本プラズマエッチング工程により半導体基板１表面が露
出し、図６（ｅ）に示すようにセルフアラインコンタク
トホール９が完成される。

【００２５】本実施例によれば、サイドウォール形成層
５のエッチバック時に突起部５ｂが残るイオンモードの
強いエッチング条件を採用しすることにより、サイドウ
ォールスペーサ５ａの肩部を充分に厚く残しておくこと
ができ、またセルフアラインコンタクト開口時にもサイ
ドウォールスペーサ５ａの膜減りを防止されるので、絶
縁耐圧の高い半導体装置を提供することが可能となる。

【００２６】実施例４本実施例もサイドウォール形成層に窒化シリコンと酸化
シリコンとの多層膜を用いた例であり、これを図７およ
び図８を参照して説明する。本実施例で採用した図７
（ａ）に示す被処理基板は、前実施例３で図５（ａ）に
示したものと同様であるので重複する説明は省略する。
本実施例が前実施例３と異なる点は、サイドウォール形
成層のエッチバック時に半導体基板の不純物拡散層を露
出する点にある。

【００２７】図７（ａ）に示す被処理基板をマグネトロ
ンＲＩＥ装置のカソード電極上にセッティングし、一例
として下記プラズマエッチング条件によりサイドウォー
ル形成層５および第２のサイドウォール形成層６をエッ
チバックした。Ｃ₄Ｆ₈流量８ｓｃｃｍＣＯ流量１００ｓｃｃｍＡｒ流量２００ｓｃｃｍガス圧力１．３ＰａＲＦパワー２０００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ エッチング時間７０ｓｅｃ本エッチング条件は、対Ｓｉ₃Ｎ₄選択比が高く、イオ
ンモードの強い条件であるので、入射イオンは形成され
つつあるサイドウォールスペーサ５ａ、６ａの肩部で反
射してサイドウォールスペーサ５ａ、６ａ直下のサイド
ウォール形成層５および第２のサイドウォール形成層６
を集中的にスパッタする。この結果図７（ｂ）に示すよ
うに、形成されたサイドウォールスペーサ５ａおよび第
２のサイドウォールスペーサ６ａ側面直下にはＶ字状の
溝が形成されるとともに、この部分のゲート絶縁膜１も
エッチオフされ、半導体基板１の図示しない不純物拡散
層の１部が露出する。また複数のゲート電極３間のサイ
ドウォールスペーサ５ａおよび第２のサイドウォールス
ペーサ６ａ間には、突起部５ｂが残される。また第２の
サイドウォールスペーサ６ａの肩部はエッチングレート
が相対的に低下するために、いわゆる肩の張ったサイド
ウォール形状となる。

【００２８】つぎに図７（ｃ）に示すようにＳｉＯ₂か
らなる層間絶縁膜７を減圧ＣＶＤ等で形成し、必要に応
じてＣＭＰやレジストエッチバック等で平坦化した後、
複数のゲート電極３間に臨む開口部を有するレジストマ
スク８を形成する。このレジストマスク８パターニング
用の露光時における位置合わせは、複数のゲート電極３
間の中央部に厳密に設定する必要はない。この後マグネ
トロンＲＩＥ装置により一例として下記プラズマエッチ
ング条件により層間絶縁膜７を異方性エッチングする。Ｃ₄Ｆ₈流量８ｓｃｃｍＣＯ流量６０ｓｃｃｍＡｒ流量２００ｓｃｃｍガス圧力５．３ＰａＲＦパワー１６００Ｗ（１３．５６ＭＨｚ）被処理基板温度２０ ℃ オーバーエッチング２０％本プラズマエッチング工程は、対Ｓｉ₃Ｎ₄選択比が高
い条件であるので、突起部５ｂやＶ字状溝底部のＳｉ₃
Ｎ₄が露出した段階でエッチングは停止するとともに半
導体基板１の図示しない不純物拡散層の１部が再び露出
してセルフアラインコンタクトホール９が完成した。こ
の状態を図８（ｄ）に示す。

【００２９】本実施例によれば、サイドウォール形成層
５のエッチバック時に突起部５ｂが残るイオンモードの
強いエッチング条件を採用しすることにより、サイドウ
ォールスペーサ５ａの肩部を充分に厚く残しておくこと
により、セルフアラインコンタクトエッチング時のサイ
ドウォールスペーサ５ａの膜減りを防止し、絶縁耐圧の
高い半導体装置をスループット高く提供することが可能
となる。

【００３０】以上、本発明を４例の実施例により詳細に
説明したが、本発明はこれら実施例に何ら限定されるも
のではなく、各種の材料層やその層構成、プラズマエッ
チング方法や装置等は本発明の技術的思想の範囲で各種
変更が可能である。特にプラズマエッチング装置として
はＥＣＲプラズマエッチング装置、誘導結合プラズマエ
ッチング装置やヘリコン波プラズマエッチング装置等、
イオン密度の高いプラズマを発生しうるエッチング装置
を使用することが均一性、低ダメージあるいはスループ
ットの観点から好ましい。

【００３１】

【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、エッチングストッパ
として少なくとも１層のＳｉ₃Ｎ₄からなるサイドウォ
ールスペーサを用いたセルフアラインコンタクト加工に
おいて、サイドウォールスペーサの膜減りを防止でき
る。これにより、ゲート電極とコンタクトプラグ間の距
離を充分に確保できるので、絶縁耐圧が向上し、信頼性
の高い高集積化された半導体装置の製造方法を提供する
ことが可能となった。

【図面の簡単な説明】

【図１】本発明を適用した実施例１の前半の工程を、そ
の工程順に説明する概略断面図である。

【図２】本発明を適用した実施例１の後半の工程を、そ
の工程順に説明する概略断面図である。

【図３】本発明を適用した実施例２の前半の工程を、そ
の工程順に説明する概略断面図である。

【図４】本発明を適用した実施例２の後半の工程を説明
する概略断面図である。

【図５】本発明を適用した実施例３の前半の工程を、そ
の工程順に説明する概略断面図である。

【図６】本発明を適用した実施例３の後半の工程を、そ
の工程順に説明する概略断面図である。

【図７】本発明を適用した実施例４の前半の工程を、そ
の工程順に説明する概略断面図である。

【図８】本発明を適用した実施例４の後半の工程を説明
する概略断面図である。

【図９】従来例の前半の工程を、その工程順に説明する
概略断面図である。

【図１０】従来例の後半の工程を、その工程順に説明す
る概略断面図である。

【符号の説明】

１半導体基板２ゲート絶縁膜３ゲート電極４オフセット酸化膜５サイドウォール形成層５ａサイドウォールスペーサ５ｂ突起部６第２のサイドウォール形成層６ａ第２のサイドウォールスペーサ７層間絶縁膜８レジストマスク９セルフアラインコンタクトホール

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介して複
数のゲート電極を形成する工程、前記ゲート絶縁膜上および前記複数のゲート電極上に、
少なくとも１層のサイドウォール形成層を全面に形成す
る工程、前記サイドウォール形成層をイオンモードの強いプラズ
マエッチングによりエッチバックして、前記複数のゲー
ト電極側面にサイドウォールスペーサを形成するととも
に、前記複数のゲート電極間のサイドウォールスペーサ
間には突起部を残す工程、全面に層間絶縁膜形成する工程、前記層間絶縁膜上に前記複数のゲート電極間に臨む開口
部を有するレジストマスクを形成する工程、前記レジストマスクをエッチングマスクとして少なくと
も前記層間絶縁膜を異方性エッチングし、セルフアライ
ンコンタクトホールを開口する工程を有することを特徴
とする半導体装置の製造方法。
【請求項２】サイドウォール形成層は、少なくとも１
層の窒化シリコン層を含むことを特徴とする請求項１記
載の半導体装置の製造方法。