KR0146239B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법Info
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 이중 웰구조를 갖는 반도체 소자에서 반도체 기판상에 패드 산화막과 질화막을 순차적으로 형성하고 N형 웰영역 형성 공정시 N형 웰영역 마스크를 사용하여 질화막 패턴으로된 P형 웰영역 마스크용 정렬마크와 패드 산화막을 노출시키는 소자분리 마스크용 정렬마크 박스를 형성하고, N형 웰영역을 형성한 후, P형 웰영역 마스크를 상기 소자분리 마스크용 정렬마크 박스내의 노출되어 있는 패드 산화막의 일측을 보호하도록 형성하며, 상기 노출되어 있는 패드 산화막을 제거하고, P형 웰영역 마스크를 사용하여 P형 웰영역으로 예정되어 있는 부분의 질화막과 상기 노출되어 있는 반도체 기판의 소정두께를 제거하여 소자분리 마스크용 정렬마크를 형성하는 동시에 P형 웰영역 형성을 위한 질화막 패턴을 형성하였으므로, N및 P형 웰영역 형성시 소자분리 마스크용 정렬마크가 형성되어 공정이 간단하고 공정수율이 향상된다.
Description
제1a도 내지 제1i도는 본 발명에 따른 반도체 소자의 제조 공정도.
제2도는 본 발명에 따른 반도체 소자의 제조 공정중 N형 웰영역 마스크에 의한 식각 공정후의 P형 웰영역 마스크용 정렬마크 및 소자분리 마스크용 정렬마크 박스가 형성되어 있는 상태의 평면도.
제3도는 본 발명에 따른 반도체 소자의 제조 공정중 P형 웰영역용 마스크에 의한 식각 공정후의 소자분리 마스크용 정렬마크가 형성되어 있는 상태의 평면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 패드 산화막
3 : 질화막 4 : 제1감광막패턴
3A : P형 웰영역 마스크용 정렬마크
3B : 소자분리 마스크용 정렬마크 박스
5 : N형 웰영역 6 : 제2감광막패턴
7 : 소자분리 마스크용 정렬마크 8 : P형 웰영역
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 이중 웰영역을 갖는 반도체 소자에서 N형 웰영역 마스크를 사용하여 P형 웰영역 마스크용 정렬마크를 형성하고, 소자분리 마스크용 정렬마크 박스를 형성한 후, P형 웰영역 마스크를 사용하여 상기 정렬마크 박스내에 소자분리 마스크용 정렬마크를 형성하여 공정이 간단하고 공정수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 고집적 반도체 소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다 이때 사용되는 마크를 정렬 키(alignment key) 혹은 정렬마크라 한다.
상기 정렬마크는 다른 마스크간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용된다. 여기서 다이라 함은 한번의 노광 공정으로 형성되는 영역 전체를 의미하며, 하나의 다이내에 다수개의 반도체 칩이 포함될 수도 있다.
반도체 소자의 제조 공정에 사용되는 스텝 앤 리비트(step and repeat) 방식의 노광 장비인 스테퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자의 불량이 발생된다.
상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 롤(disign rule)에 따르며, 통상 디자인 롤의 20~30％ 정도이다.
종래 정렬마크는 웨이퍼에서 반도체 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며 상기 정렬마크를 이용한 오정렬 정렬의 측정 방법으로는 버어니어(venier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box inbox)나 바아 인 바아(bar in bar) 정렬마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.
그러나 스크라이브 라인 상에 형성되는 종래의 층간 또는 다이간 정렬마크는 수차례의 노광 공정이 진행됨에 따라 측정이 부정확해지고, 다이간 정렬 오차는 노광 공정시에는 측정할 수 없이 장비 점검시에 소프트 웨어를 사용하여 정렬 상태를 측정 및 보정하는데, 이러한 측정 및 보정 작업은 부정확하고 시간이 많이 걸린다.
종래 이중 웰영역을 갖는 반도체소자에서는 소자분리 절연막 형성을 위한 마스크 형성시 사용되는 정렬마크를 N형 웰영역과 P형 웰영역을 형성하는 두차례의 웰 드라이브 인 공정을 거쳐서 형성한다.
따라서 종래 이중 웰영역을 갖는 반도체소자의 제조방법에서 소자분리 마스크용 정렬마크는 두차례의 웰 드라이브 인 공정을 거쳐야 형성되므로 공정이 복잡하여 공정수율이 떨어지고, 한번의 웰 드라이브 인 공정으로 형성하기 위해서는 별도의 마스크 공정이 추가되므로 공정이 복잡해지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 이중 웰영역을 갖는 반도체소자에서 N형 웰영역 마스크에 의한 N형 웰영역 형성공정시 P형 웰영역 마스크용 정렬마크를 형성하고, 소자분리 마스크용 정렬마크 박스를 형성하며, P형 웰영역 마스크로 소자분리 마스크용 정렬마크를 형성하여 공정이 간단하여 공정수율을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은, 셀영역과 스크라이브 라인영역을 구비하는 반도체판 상부에 패드 산화막과 질화막을 순차적으로 형성하는 공정과, 상기 질화막 상부에 제1도전형 웰영역 및 제2도전형 웰영역 마스크용 정렬마크와 소자분리 마스크용 정렬마크로 예정된 부분을 노출시키는 웰영역 마스크용 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로 이용한 식각공정으로 제1도전형 웰영역을 노출시키는 질화막 패턴을 형성하되 스크라이브 라인영역에서는 제2도전형 웰영역 마스크용 정렬마크로 예정된 부위를 노출시키는 질화막패턴을 형성하는 공정과, 상기 제2도전형 웰영역 마스크용 정렬마크 부위 및 소자분리 마스크용 정렬마크 박스로 예정된 부위 상부에 웰영역 마스크용 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 이용하여 스크라이브 라인영역에서의 노출된 상기 패드 산화막을 제거하는 공정과, 상기 제2감광막패터늘 마스크로 상기 질화막패턴가 반도체기판간의 식각선택비차를 이용한 식각공정으로 셀영역에서 패드산화막이 노출되는 질화막패턴을 형성하며 스크라이브 라인영역에서 상기 반도체기판의 하부에 소정 깊이의 홈을 갖는 소자분리 마스크용 정렬박스를 형성하는 공정과, 상기 제2감광막페턴 및 질화막패턴을 제거하는 겅정을 구비함에 있다.
이하, 본 발명에 따른 반도체 장치의 제조방법에 관하여 첨보도면을 참조하여 상세히 설명한다.
제1a도 내지 제1i도는 본 발명에 따른 반도체 장치의 제조 공정도로서, 이중 웰 형성 공정시 소자분리 마스크 공정시 사용되는 정렬마크를 반도체 웨이퍼의 스크라인브 라인영역 상에 형성하는 예이다.
먼저, 셀영역(도면에서 좌측면)과 스크라이브 라인영역(도면에서 우측면)을 구비하는 반도체 기판(1)상에 패드 산화막(2) 및 질화막(3)을 순차적으로 형성한 후, (제1a도 및 제1b도 참조), 상기 질화막(3)상에 N형 웰영역 마스크인 제1감광막패턴(4)을 형서안다.
이때, 상기 제1감광막패턴(4)은 반도체기판(1)에서 N형 웰영역으로 예정되어 있는 부분과, 다이들 사이의 스크라이브라인에서 P형 웰영역 마스크용 정렬마크 및 소자분리 마스크용 정렬마크 박스로 예정되어 있는 부분을 동시에 노출시킨다.(제1c도 참조)
그다음, 상기 제1감광막패턴(4)에 의해 노출되어 있는 질화막(3)을 제거하여 상기 패드 산화막(2)을 노출시키는 질화막(3) 패턴을 형성한 후, 상기 제1감광막패턴(4)을 제거하고, 상기 질화막(3) 패턴을 마스크로 하여 N형 웰영역(5)을 형성한다. 이때 상기 질화막(3) 패턴은 제2도에 도시되어 있는 바와 같이, 스크라이브라인에서 P형 웰영역 마스크용 정렬마크(3A)가 소정형상, 예를들어 십자형상으로 형성되고, 소자분리 마스크용 정렬마크 박스(3B)가 소정형상, 예를들어 사각형상으로 형성되어 있다.(제1d도 참조)
그후, 상기 P형 웰영역 마스크용 정렬마크(3A)를 사용하여 P형 웰영역 마스크인 제2감광막패턴(6)을 형성한다. 이때 상기 제2감광막패턴(6)은 상기 반도체판(1)에서 P형 웰영역으로 예정되어 있는 부분을 노출시키고, 상기 소자분리 마스크용 정렬마크 박스(3B)의 일측을 소정형상, 예를들어 십자형상으로 덮는다.(제1e도 참조)
그다음, 상기 소자분리 마스크용 정렬마크 박스(3B)내의 제2감광막패턴(6)에 의해 노출되어 있는 패드 산화막(2)을 제거하여 반도체기판(1)을 노출시킨다.(제1f도 참조)
그후, 상기 제2감광막패턴(6)을 마스크로 상기 노출되어 있는 질화막(3)과 소자분리 마스크용 정렬마크 박스(3B)내의 반도체기판(1)의 소정두께를 제거하여 패드 산화막(2)의 소정부분을 노출시키고, 소자분리 마스크용 정렬마크(7)를 십자형상으로 형성한다. 이때 상기 질화막(3)과 실리콘 반도체기판(1)과의 식각 선택비차를 조절하여 반도체기판(1)의 제거되는 홈의 깊이를 조절한다.(제1g도 참조)
그다음, 상기 노출되어 있는 패드 산화막(2)의 하부에 P형 웰영역(8)을 형성하고, 상기 제2감광막패턴(6)을 제거한 후(제1h도 참조), 상기 질화막(4) 패턴을 제거한다.(제1i도 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 이중 웰구조를 갖는 반도체소자에서 반도체기판상에 패드 산화막과 질화막을 순차적으로 형성하고, N형 웰영역 형성 공정시 N형 웰영역 마스크를 사용하여 질화막 패턴으로된 P형 웰영역 마스크용 정렬마크와 패드 산화막을 노출시키는 소자분리 마스크용 정렬마크 박스를 형성하고, N형 웰영역을 형성한 후, P형 웰영역 마스크를 상기 소자분리 마스크용 정렬마크 박스내의 노출되어 있는 패드 산화막의 일측을 보호하도록 형성하며, 상기 노출되어 있는 패드 산화막을 제거하고, P형 웰영역 마스크를 사용하여 P형 웰영역으로 예정되어 있는 부분의 질화막과 상기 노출되어 있는 반도체기판의 소정두께를 제거하여 소자분리 마스크용 정렬마크를 형성하는 동시에 P형 웰영역 형성을 위한 질화막 패턴을 형성하였으므로, N 및 P형 웰영역 형성시 소자분리 마스크용 정렬마크가 형성되어 공정이 간단하고 공정수율이 향상되는 이점이 있다.
Claims (2)
- 셀영역과 스크라이브라인영역을 구비하는 반도체기판 상부에 패드 산화막과 질화막을 순차적으로 형성하는 공정과, 상기 질화막 상부에 제1도전형 웰영역 및 제2도전형 웰영역 마스크용 정렬마크와 소자분리 마스크용 정렬마크로 예정된 부분을 노출시키는 웰영역 마스크용 제1감광막패턴을 형성하는 공정과, 상기 제1감광막패턴을 마스크로 이용한 식각공정으로 제1도전형 웰영역을 노출시키는 질화막패턴을 형성하되 스크라이브라인영역에서는 제2도전형 웰영역 마스크용 정렬마크로 예정된 부위를 노출시키는 질화막패턴을 형성하는 공정과, 상기 제2도전형 웰영역 마스크용 정렬마크 부위 및 소자분리 마스크용 정렬마크 박스로 예정된 부위 상부에 웰영역 마스크용 제2감광막패턴을 형성하는 공정과, 상기 제2감광막패턴을 마스크로 이용하여 스크라이브라인영역에서의 노출된 상기 패드 산화막을 제거하는 공정과, 상기 제2감광막패턴을 마스크로 상기 질화막패턴과 반도체기판간의 식각선택비차를 이용한 식각공정으로 셀영역에서 패드 산화막이 노출되는 질화막패턴을 형성하며, 스크라이브라인영역에서 상기 반도체기판의 하부에 소정 깊이의 홈을 갖는 소자분리 마스크용 정렬박스를 형성하는 공정과, 상기 제2감광막패턴 및 질화막패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 제1도전형이 N형이며, 제2도전형이 P형인 것을 특징으로하는 반도체소자의 제조방법.
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