KR20020052464A - 반도체소자의 중첩정밀도 측정마크 - Google Patents

Abstract

본 발명은 반도체소자의 중첩정확도 측정마크의 제조방법에 관한 것으로서, 감광막 패턴으로 형성되는 아들자 패턴을 감광막의 주변 패턴 밀도가 서로 일치하도록 형성하여 서로 다른 필드 간에 형성되는 두 개의 아들자가 동일한 형상으로 슬로프 없이 형성되도록 하였으므로, 중첩정확도 측정 공정이 간단해지고 정확도가 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 중첩정밀도 측정마크{Overlay accuracy measurement mark of semiconductor device}

본 발명은 반도체소자의 중첩정밀도 측정마크의 제조방법에 관한 것으로서, 특히 감광막 패턴으로 형성되는 중첩정밀도 측정마크의 아들자의 외곽 주변을 패턴밀도가 변화되지 않도록 하여 아들자의 왜곡 현상을 방지하여 중첩정밀도를 용이하게 측정하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 중첩정밀도 측정마크의 제조방법에 관한 것이다.

일반적으로 고집적 반도체소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.

상기 마크들은 다른 마스크들간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용되는 정렬 키(alignment key) 혹은 정렬마크와, 패턴간의 중첩 정밀도인 오버레이(overlay)를 측정하기 위한 중첩정밀도(오버레이) 측정마크가 있다.

반도체소자의 제조 공정에 사용되는 스텝 앤 리피트(step and repeat) 방식의 노광장비인 스테퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자에 불량이 발생된다.

상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 롤(design rule)에 따르며, 통상 디자인 룰의 20∼30% 이내이다.

또한 반도체기판 상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도 측정마크 또는 오버레이 측정마크도 정렬 마크와 동일한 방법으로 사용된다.

종래 정렬마크 및 오버레이 측정마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 상기 정렬마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(verier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box) 나 박스 인 바(box in bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.

도 1 및 도 2는 종래 기술의 제1실시예에 따른 중첩정밀도 측정마크를 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

먼저, 실리콘웨이퍼 등의 반도체기판(10)에는 패턴이 밀집되어있는 다이영역(12)과 다이분리에 사용되는 패턴 밀도가 낮은 스크라이브라인영역(14)으로 나누어지며, 상기 스크라이브라인영역(14)에 중첩정밀도 측정마크의 버니어의 아들자(18)가 감광막 패턴으로 음각으로 형성되어있다.

상기 중첩정밀도 측정마크는 어미자(도시되지 않음)와 그 일측에 형성되는 아들자(18)로 구성되는데, 이러한 중첩정밀도 측정마크는 웨이퍼의 주변회로지역에 형성될 수도 있고, 상부와 하부의 아들자(18)는 서로 다른 노광에서 형성된 것이다.

여기서 상기 어미자와 아들자는 서로 다른 층으로서 형성되며, 대응되는 각변간의 거리를 측정하여 중첩정밀도를 계산하게 되는데, 내측에 형성되는 아들자가 도 2에서와 같이, 상.하부의 아들자(18)가 네측벽에 불규칙한 슬로프를 가지게 형성된다.

이는 감광막의 주변 밀도가 위치에 따라 다를 경우 이러한 비대칭 형상을 가지게 되는데, 스크라인브 라인의 크기를 고려하여 좌우 대칭만을 고려하고 상하의 대칭을 무시하여 형성된 것이며, 아들자의 상하 대 좌우의 슬로프가 다르게 형성되어 측정 데이터가 실제 셀의 중첩을 대변하지 못하게 되며, 이러한 현상은 해당 아들자를 형성하는 감광막 패턴이 약 2㎛ 이상으로 두껍게 형성될 때 더욱 심해진다.

도 3은 종래 기술의 제2실시예로서, 도 2와 유사하나, 상하부의 아들자(18)가 대칭되게 형성한 것이나, 이 경우에도 좌우 패턴 밀도가 달라 슬로프의 정도가 서로 달라진다.

도 4 및 도 5는 종래 기술의 제3실시예를 설명하기 위한 도면들로서, 박스-인-박스형의 중첩정확도 측정마크이며, 서로 연관시켜 설명한다.

먼저, 반도체기판(도시되지 않음)상에 하부층(20) 패턴으로된 어미자(16)가 사각형상으로 형성되어있고, 상기 하부층상에 어미자(16)의 내측으로 음각으로 감광막 패턴(22)으로 아들자(18)가 형성되어있다.

여기서 상기 아들자(18)의 일측벽이 슬로프를 가지고 형성되어 도 3에 도시되어있는 바와 같이, 노광장비의 정렬 측정장치는 슬로프의 에지 부분을 아들자의 위치로 파악하게 되는데, 원래 형성하고자하는 노광 위치는 슬로프의 중심 부분이므로 이 만큼의 측정 오차가 발생하게 된다.

상기와 같이 종래 기술에 따른 중첩정확도 측정마크로서 감광막 패턴을 아들자로 사용하는 중첩정밀도 정렬 공정시에 감광막 패턴의 두께에 의해 측벽이 슬로프를 가지게 되는데, 이는 고에너지 이온주입이나 고애스팩트비의 식각 마스크로 사용되는 감광막 패턴은 그 두께가 2∼3㎛ 정도의 두꺼운 층으로 형성되어야하는데, 이러한 두꺼운 감광막의 노광공정에서는 감광막 내의 감광 성분의 확산정도가 감광막의 상부와 바닥 부분에서 차이가 나게되어 측벽이 슬로프를 가지게된다.

이러한 슬로프는 감광막 패턴의 두께가 증가하면 더 커지게 되고, 슬로프를 가지는 쪽의 감광막 량이 많을수록, 슬로프 반대쪽 감광막 량이 적으로 수록 슬로프가 커지게 된다.

도 6은 종래 기술의 제4실시예에 따른 중첩정확도 측정마크의 레이아웃도로서, 양각 아들자의 예로서, 감광막 패턴으로된 아들자(18)의 일측에 보조패턴(24)을 형성한 것으로서, 이는 패턴 밀도가 너무 작아 패턴이 유실되는 것을 방지하기 위하여 보조패턴(24)을 형성하는 것이나, 상기 보조패턴(24)에 의해 상하의 아들자(18)가 서로 다른 슬로프를 가지게 될 수도 있다.

상술한 바와 같이 종래 기술에 따른 반도체기판의 중첩정확도 측정마크는 박스-인-박스 형태의 어미자 또는 아들자를 감광막 패턴으로 형성할 때, 상기 감광막 패턴의 두께가 2㎛ 이상으로 두꺼워지고, 패턴 위치나 배치 상황에 따라 측벽이 슬로프를 가지게되어 중첩정확도 측정의 정확성이 떨어져 공정수율 및 소자동작의 신뢰성을 저해하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 두꺼운 감광막 패턴으로 어미자/아들자를 형성하는 중첩정밀도 측정마크 형성시 감광막 패턴의 주변 밀도 변화에 따라 아들자의 측벽이 슬로프 지는 것을 방지하여 재작업에 따른 시간이나 인력의 소모를 방지하고, 중첩정밀도 측정을 용이하게 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 중첩정밀도 측정마크 제조방법을 제공함에 있다.

도 1은 종래 기술의 제1실시예에 따른 중첩정밀도 측정마크의 사진도.

도 2는 도 1에서의 A 부분의 일부 확대도.

도 3은 종래 기술의 제2실시예에 따른 중첩정밀도 측정마크의 일부 확대도.

도 4는 종래 기술의 제3실시예에 따른 중첩정밀도 측정마크의 사진도.

도 5는 도 3에서의 선Ⅰ-Ⅰ에 따른 단면도.

도 6은 종래 기술의 제4실시예에 따른 중첩정밀도 측정마크의 일부 확대도.

도 7은 본 발명의 제1실시예에 따른 중첩정밀도 측정마크의 일부 확대도.

도 8은 본 발명의 제2실시예에 따른 중첩정밀도 측정마크의 일부 확대도.

도 9는 본 발명의 제3실시예에 따른 중첩정밀도 측정마크의 일부 확대도.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 반도체기판 12 : 다이영역

14 : 스크라이브라인영역 16 : 어미자

18,30 : 아들자 20 : 하부층

22,32 : 보조패턴

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 중첩정확도 측정마크의 제조방법의 특징은,

반도체기판에서 스크라이브 라인 상에 형성되어있는 어미자와 아들자를 구비하는 반도체소자의 중첩정확도 측정마크의 제조 방법에 있어서,

상기 아들자를 감광막 패턴으로 형성하는 공정시 인접한 두 개 셀의 노광 공정시 형성되는 인접 아들자들 간의 주변 감광막 패턴 밀도를 동일하게 하여 밀도 차에 의한 슬로프 형성을 방지함에 있다.

또한 본 발명의 다른 특징은, 상기 감광막 패턴으로 형성되는 아들자를 양각 또는 음각으로 형성하고, 상기 아들자가 양각으로 형성되는 경우 아들자 패턴의 주변에 띠 형상의 보조패턴을 구비하며, 상기 아들자가 음각으로 형성되는 경우 아들자 패턴의 주변에 띠 형상의 감광막 패턴이 상하로 동일하게 남도록 하고, 상기 아들자가 음각으로 형성되는 경우 아들자 패턴의 주변에 스크라인브 라인과 셀영역에감광막 패턴이 상하로 동일하게 남도록 하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 중첩정밀도 측정마크 제조방법에 대하여 상세히 설명하기로 한다.

도 7은 본 발명의 제1실시예에 따른 중첩정밀도 측정마크의 레이아웃도로서, 양각 감광막패턴으로 아들자(30) 패턴의 형성하고, 그 주변에 동일한 패턴 밀도를 우지하기 위한 별도의 보조패턴(32)이 사각 띠 형상으로 형성되어있는 예이다.

상기의 아들자(30)는 보조패턴(32)에 의해 주변의 감광막 밀도가 서로 동일하게 유지되어 두 아들자(30)가 슬로프 없이 동일한 형태로 형성된다.

도 8은 본 발명의 제2실시예에 따른 중첩정밀도 측정마크의 레이아웃도로서, 음각 감광막 패턴으로 아들자(30) 패턴을 띠 형상으로 형성하되, 스크라이브라인의 다른 부분의 감광막을 제거하여 상하 아들자(30)간의 패턴 밀도 차이가 없도록 하여 동일하게 형성되도록 하였다.

도 9는 본 발명의 제3실시예에 따른 중첩정밀도 측정마크의 레이아웃도로서, 음각 감광막 패턴으로 아들자(30) 박스 패턴을 형성하되, 스크라이브라인의 다른 부분뿐만 아니라 셀영역(12)에 감광막이 남도록 하였다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체소자의 중첩정확도 측정마크의 제조방법은 감광막 패턴으로 형성되는 아들자 패턴을 감광막의 주변 패턴 밀도가 서로 일치하도록 형성하여 서로 다른 필드간에 형성되는 두 개의 아들자가 동일한 형상으로 슬로프 없이 형성되도록 하였으므로, 중첩정확도 측정 공정이 간단해지고 정확도가 증가되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (5)

1. 반도체기판에서 스크라이브 라인 상에 형성되어있는 어미자와 아들자를 구비하는 반도체소자의 중첩정확도 측정마크의 제조 방법에 있어서,

   상기 아들자를 감광막 패턴으로 형성하는 공정시 인접한 두 개 셀의 노광 공정시 형성되는 인접 아들자들 간의 주변 감광막 패턴 밀도를 동일하게 하여 밀도 차에 의한 슬로프 형성을 방지할 수 있는 반도체소자의 중첩정확도 측정마크의 제조방법.
2. 제 1 항에 있어서,

   상기 감광막 패턴으로 형성되는 아들자를 양각 또는 음각으로 형성하는 것을 특징으로하는 반도체소자의 중첩정확도 측정마크의 제조방법.
3. 제 1 항 또는 제 2항에 있어서,

   상기 감광막 패턴의 아들자가 양각으로 형성되는 경우 아들자 패턴의 주변에 띠 형상의 보조패턴을 구비하는 것을 특징으로하는 반도체소자의 중첩정확도 측정마크의 제조방법.
4. 제 1 항 또는 제 2항에 있어서,

   상기 감광막 패턴의 아들자가 음각으로 형성되는 경우 아들자 패턴의 주변에띠 형상의 감광막 패턴이 상하로 동일하게 남도록 하는 것을 특징으로 하는 반도체소자의 중첩정확도 측정마크의 제조방법.
5. 제 1 항 또는 제 2항에 있어서,

   상기 감광막 패턴의 아들자가 음각으로 형성되는 경우 아들자 패턴의 주변에 스크라인브 라인과 셀영역에 감광막 패턴이 상하로 동일하게 남도록 하는 것을 특징으로 하는 반도체소자의 중첩정확도 측정마크의 제조방법.