KR20100001661A - 반도체 소자의 오버레이 버니어 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것으로, 반도체 기판 상에 제1 모 버니어를 형성하는 단계와, 상기 제1 모 버니어 내부에 제1 자 버니어를 형성하는 단계와, 상기 제1 자 버니어를 식각하여 제2 모 버니어를 형성하는 단계, 및 상기 제2 모 버니어 내부에 제2 자 버니어 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법을 개시한다.

버니어, 정렬 오차, 자버니어, 모버니어

Description

반도체 소자의 오버레이 버니어 형성 방법{Method for forming overlay vernier of semiconductor device}

본 발명은 반도체 소자의 오버레이 버니어 형성 방법에 관한 것으로 버니어의 공간 증가 없이 다층의 박막을 정렬시킬 수 있는 반도체 소자의 오버레이 버니어 형성 방법에 관한 것이다.

반도체 소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.

상기 마크를 정렬 키(Alignment key) 혹은 정렬 마크라 하며, 다른 마스크들간의 정렬(Layer to layer alignment)이나, 하나의 마스크에 대한 다이 간의 정렬에 사용된다.

반도체 소자의 제조 공정에 사용되는 스탭 앤 리비트(step and repeat)방식의 노광 장비인 스텝퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬 마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 종작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬 오차가 허용 범위를 초과하면 소자의 불량이 발생된다.

상기와 같이 오정렬에 따른 중첩 정확도의 조정 범위는 소자의 디자인 룰에 따르면, 통상 디자인 룰의 0~ 30% 정도이다. 또한 반도체 기판상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도(Overlay accuracy) 측정 마크도 정렬 마크와 동일한 방법으로 사용된다.

종래 정렬 마크 및 중첩정밀도 측정 마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(Scribe line)상에 형성되며, 상기 정렬 마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(Venier) 정렬 마크를 이용한 시각 점검 방법과, 박스 인 박스(Box in box) 또는, 박스 인 바아(Box in bar) 또는, 바 인 바(Bar in bar) 또는 박스 앤 바(Box & bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.

반도체 장치가 고집적화됨에 따라 웨이퍼 상에 형성되는 패턴들의 밀도가 조밀해지고 있는데, 특히 메모리 소자에서는 셀 영역의 패턴 밀도가 주변 영역에 비하여 패턴 밀도가 매우 높다. 한편, 셀 영역이나 주변 영역에 형성되는 소자들은 박막 증착 공정 및 박막 패터닝 공정을 여러번 반복 수행하여 제조된다.

도 1은 종래 기술에 따른 오버레이 버니어를 설명하기 위한 소자의 단면도이다.

도 1을 참조하면, 반도체 기판의 스크라이브 영역에 사각 패턴의 모 버니어(11)를 형성한다. 이 후, 모 버니어(11)를 포함한 전체 구조 상에 다음 공정을 진행하기 위한 레이어(layer)막(12)을 형성하고, 후속 포토 공정시 모 버니어(11) 영역 상의 레이어(layer)막(12) 상에 자 버니어(13)을 형성한다.

도 2는 종래 기술에 따른 오버레이 값을 측정하는 방법을 설명하기 위한 그래프이다.

도 1과 도 2를 참조하면, 도 1의 A 및 B 영역의 단차 부분에 기인한 측정 장비의 신호에 의하여 오버레이 값이 측정된다.

본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 제1 레이어 형성 공정시 제1 모 버니어를 형성하고, 제2 레이어 형성시 제1 버니어 내부에 제1 자 버니어를 형성하여 정렬 오차를 제어한다. 이 후, 제3 레이어 형성 공정시 제1 자버니어를 식각하여 제2 모 버니어를 형성하고, 제4 레이어 형성 공정시 제2 모 버니어 내부에 제2 자 버니어를 형성하여 정렬 오차를 제어함으로써, 오버레이 버니어의 공간 증가 없이 다층막을 정렬시킬 수 있는 반도체 소자의 오버레이 버니어 형성 방법을 제공하는 데 있다.

본 발명의 일실시 예에 따른 반도체 소자의 오버레이 버니어 형성 방법은 반도체 기판 상에 제1 모 버니어를 형성하는 단계와, 상기 제1 모 버니어 내부에 제1 자 버니어를 형성하는 단계와, 상기 제1 자 버니어를 식각하여 제2 모 버니어를 형성하는 단계, 및 상기 제2 모 버니어 내부에 제2 자 버니어를 형성하는 단계를 포함한다.

상기 제1 모 버니어는 돌출된 바 타입으로 형성하되, 돌출된 상기 바 타입들이 직사각형 형태로 배치되도록 형성한다.

상기 제1 자 버니어는 상기 제1 모 버니어 내부 공간에 박스 타입으로 형성한다.

상기 제2 모 버니어는 상기 제1 자 버니어의 내부를 식각하여 직사각형 틀 형태로 돌출되도록 형성한다.

상기 제1 모 버니어, 제2 모 버니어, 및 제2 자 버니어는 스크라이브 영역 상에 형성한다.

본 발명의 일실시 예에 따르면, 반도체 기판 상에 제1 레이어 형성 공정시 제1 모 버니어를 형성하고, 제2 레이어 형성시 제1 버니어 내부에 제1 자 버니어를 형성하여 정렬 오차를 제어한다. 이 후, 제3 레이어 형성 공정시 제1 자버니어를 식각하여 제2 모 버니어를 형성하고, 제4 레이어 형성 공정시 제2 모 버니어 내부에 제2 자 버니어를 형성하여 정렬 오차를 제어함으로써, 오버레이 버니어의 공간 증가 없이 다층막을 정렬시킬 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.

도 3a 내지 도 6b는 본 발명의 일실시 예에 따른 반도체 소자의 오버레이 버니어 형성 방법을 설명하기 위한 소자의 평면도 및 단면도이다.

도 3a 및 도 3b를 참조하면, 반도체 기판(100) 상에 제1 레이어 형성 공정시 반도체 기판(100)의 스크라이브 영역 상에 제1 모 버니어(101)를 형성한다. 제1 모 버니어(101)는 바 타입의 패턴이 직사각형 형태로 배치되도록 형성하는 것이 바람직하다.

도 4a 및 도 4b를 참조하면, 반도체 기판(100) 상에 제2 레이어 형성 공정시 반도체 기판(100)의 스크라이브 영역 상에 제1 자 버니어(102)를 형성한다. 제1 자 버니어(102)는 제1 모 버니어(101)의 내부에 형성하는 것이 바람직하다. 제1 자 버니어(102)는 박스 형태로 형성하는 것이 바람직하다.

제1 모 버니어(101)과 제1 자 버니어(101)로 인해 발생된 버니어 간 단차를 이용하여 제2 레이어의 패터닝 공정시 정렬 오차를 감소시키 마스크 패턴을 정렬시킬 수 있다.

도 5a 및 도 5b를 참조하면, 반도체 기판(100) 상에 제3 레이어 형성 공정을 진행한다. 이 후, 반도체 기판(100)의 스크라이브 영역 상에 형성된 제1 자 버니어를 식각하여 제2 모 버니어(102A)를 형성한다. 제2 모 버니어(102A)는 제1 자 버니어의 내부를 식각하여 직사각형 틀 모양으로 형성하는 것이 바람직하다.

제2 모 버니어(102A)로 인해 발생된 버니어 단차를 이용하여 제3 레이어의 정렬 오차를 감소시킨 마스크 패턴을 정렬시킬 수 있다.

도 6a 및 도 6b를 참조하면, 반도체 기판(100) 상에 제4 레이어 형성 공정을 진행한다. 이때, 반도체 기판(100)의 스크라이브 영역 상에 형성된 제2 모 버니어(102A) 내부에 제2 자 버니어(103)를 형성한다. 제2 자 버니어(103)는 박스 형태로 형성하는 것이 바람직하다.

제2 모 버니어(102A)와 제2 자 버니어(103) 간 발생된 버니어 단차를 이용하여 제3 레이어의 정렬 오차를 감소시킨 마스크 패턴을 정렬시킬 수 있다.

이 후, 추가적인 레이어를 증착할 시 제 2 자 버니어(103)의 내부를 식각하여 새로운 모 버니어를 형성하는 방법으로 오버레이 버니어를 형성할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

도 1은 종래 기술에 따른 반도체 소자의 오버레이 버니어 형성 방법을 설명하기 위한 소자의 단면도이다.

도 2는 종래 기술에 따른 반도체 소자의 오버레이 측정 그래프이다.

도 3a 내지 도 6b는 본 발명의 일실시 예에 따른 반도체 소자의 오버레이 버니어 형성 방법을 설명하기 위한 소자의 평면도 및 단면도이다.

<도면의 주요 부분에 대한 부호 설명>

100 : 반도체 기판 101 : 제1 모 버니어

102 : 제1 자 버니어 102A : 제2 모 버니어

103 : 제2 자 버니어

Claims (5)

1. 반도체 기판 상에 제1 모 버니어를 형성하는 단계;

   상기 제1 모 버니어 내부에 제1 자 버니어를 형성하는 단계;

   상기 제1 자 버니어를 식각하여 제2 모 버니어를 형성하는 단계; 및

   상기 제2 모 버니어 내부에 제2 자 버니어를 형성하는 단계를 포함하는 반도체 소자의 오버레이 버니어 형성 방법.
2. 제 1 항에 있어서,

   상기 제1 모 버니어는 돌출된 바 타입으로 형성하되, 돌출된 상기 바 타입들이 직사각형 형태로 배치되도록 형성하는 반도체 소자의 오버레이 버니어 형성 방법.
3. 제 1 항에 있어서,

   상기 제1 자 버니어는 상기 제1 모 버니어 내부 공간에 박스 타입으로 형성하는 반도체 소자의 오버레이 버니어 형성 방법.
4. 제 1 항에 있어서,

   상기 제2 모 버니어는 상기 제1 자 버니어의 내부를 식각하여 직사각형 틀 형태로 돌출되도록 형성하는 반도체 소자의 오버레이 버니어 형성 방법.
5. 제 1 항에 있어서,

   상기 제1 모 버니어, 제2 모 버니어, 및 제2 자 버니어는 스크라이브 영역 상에 형성하는 반도체 소자의 오버레이 버니어 형성 방법.

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