KR20020002762A - 반도체소자의 중첩정밀도 측정마크 - Google Patents

Abstract

본 발명은 반도체소자의 중첩정밀도 측정마크에 관한 것으로서, 하부층으로 어미자를 형성하고 상부층으로 아들자를 형성하는 박스-인-박스 방식에서 아들자 형성시 어미자의 외곽으로 일정거리를 유지하는 정사각형의 홈을 형성하여 측정마크의 주변을 감싸도록 하였으므로, 외부 패턴 밀도에 따른 아들자의 비대칭 형성을 방지하여 중첩정밀도 측정의 정확성을 향상시키고, 측정마크 형성을 위한 재작업등이 불필요하게되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 중첩정밀도 측정마크{Overlay accuracy measurement mark of semiconductor device}

본 발명은 반도체소자의 중첩정밀도 측정마크에 관한 것으로서, 특히 박스-인-박스 방식의 중첩정밀도 측정마크에서 내측에 형성되는 아들자의 외곽에 보조패턴을 형성하여 패턴의 밀도 변화에 의한 아들자의 왜곡 현상을 방지하여 중첩정밀도를 용이하게 측정하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 중첩정밀도 측정마크에 관한 것이다.

일반적으로 고집적 반도체소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.

상기 마크들은 다른 마스크들간의 정렬(layer to layer alignment)이나, 하나의 마스크에 대한 다이간의 정렬에 사용되는 정렬 키(alignment key) 혹은 정렬마크와, 패턴간의 중첩 정밀도인 오버레이(overlay)를 측정하기 위한 중첩정밀도(오버레이) 측정마크가 있다.

반도체소자의 제조 공정에 사용되는 스텝 앤 리피트(step and repeat) 방식의 노광장비인 스테퍼(steper)는 스테이지가 X-Y 방향으로 움직이며 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 정렬마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자에 불량이 발생된다.

상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 롤(design rule)에 따르며, 통상 디자인 룰의 20∼30% 이내이다.

또한 반도체기판 상에 형성된 각층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도 측정마크 또는 오버레이 측정마크도 정렬 마크와 동일한 방법으로 사용된다.

종래 정렬마크 및 오버레이 측정마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 상기 정렬마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(verier) 정렬마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box) 나 박스 인 바(box in bar) 정렬 마크를 이용한 자동 점검 방법에 의해 측정한 후, 보상한다.

도 1은 종래 기술에 따른 중첩정밀도 측정마크의 사진으로서, 실리콘 웨이퍼 등의 반도체기판(10)이 패턴이 밀집되어있는 셀영역(12)과 상대적으로 패턴 밀도가 낮은 주변회로영역(14)으로 나누어지며, 상기 주변회로영역(14)에 중첩정밀도 측정마크의 어미자(16)와 아들자(18)가 소저의 패턴으로 형성되어있다. 상기 중첩정밀도 측정마크는 웨이퍼의 스크라이브 라인 상에 형성될 수도 있다.

여기서 상기 어미자(16)와 아들자(18)는 서로 다른 층으로서 형성되며, 대응되는 각변간의 거리를 측정하여 중첩정밀도를 계산하게 되는데, 내측에 형성되는 아들자가 도 1의 일부 확대도면에서와 같이, 정사각형상이 아니라 좌우나 상하로 비대칭적인 형상으로 형성되는 경우가 생긴다.

이는 해당 아들자를 형성하는 감광막 패턴이 약 2㎛ 이상으로 두껍게 형성되거나, 중첩정밀도 측정마크 주변의 패턴 밀도가 위치에 따라 다를 경우 이러한 비대칭 형상을 가지게 되어 중첩정밀도 측정이 불가능하게되어 재작업을 하는 등 공정수율 및 소자동작의 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 중첩정밀도 측정마크 형성시 마크 주변의 패턴 밀도 변화에 따라 아들자가 비대칭형상으로 형성되는 것을 방지하여 재작업에 따른 시간이나 인력의 소모를 방지하고, 중첩정밀도 측정을 용이하게 하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 중첩정밀도 측정마크를 제공함에 있다.

도 1은 종래 기술에 따른 중첩정밀도 측정마크의 사진 및 일부확대도.

도 2는 본 발명에 따른 중첩정밀도 측정마크의 레이아웃도.

도 3은 도 2의 선Ⅰ-Ⅰ에 따른 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 반도체기판 12 : 셀영역

14 : 주변회로영역 16 : 어미자

18 : 아들자 20 : 보조패턴

22 : 제1적층막 24 : 제2적층막

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,

반도체기판 상에 적층되어있는 하부층의 일측이 정사각 형상으로 일정두께 제거되어 형성된 어미자와,

상기 제1적층막 상에 형성되어 있는 제2적층막에서 상기 어미자의 내측에 정사각 형성으로 일정깊이 제거되어 형성된 아들자와,

상기 아들자와 함께 형성되되, 어미자의 외곽에 위치하며 일정 폭을 가지는 정사각 형상의 홈으로 형성되어 상기 측정마크를 감싸는 보조패턴을 구비함에 있다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 중첩정밀도 측정마크에 대하여 상세히 설명을 하기로 한다.

도 2는 본 발명에 따른 중첩정밀도 측정마크의 레이아웃도로서, 반도체기판(10)상에 정사각 형상의 어미자(16)가 형성되어있고, 상기 어미자(16)의 내측에 역시 정사각 형상의 아들자(18)가 형성되어있으며, 상기 아들자(18)와 같은 층으로 상기 어미자(16)의 외곽에 보조패턴(20)이 형성되어 있다.

상기 보조패턴(20)이 중첩정밀도측정마크의 주변을 감싸는 형상으로 형성되므로 주변의 패턴밀도 변화에 따른 아들자의 비대칭 형성이 방지된다.

도 3은 도 2에서의 선Ⅰ-Ⅰ에 따른 단면도로서, 반도체기판(10)상에 다결정실리콘이나 절연막 등의 제1적막층(22)의 일측이 정사각 형상으로 일정깊이 제거되어 단차를 가지도록 어미자(16)가 형성되어있으며, 그 상부에 감광막이나 절연막 또는 도전층으로 형성되어있는 제2적층막(24)이 형성되어있고, 상기 제2적층막(24)에서 어미자(16) 내측 부분이 일정 깊이 제거되어 단차를 가지는 아들자(18)가 형성되어있고, 상기 아들자(16)의 외곽에 상기 어미자(16) 보다도 크게 일정 폭을 가지는 정사각형상의 홈으로된 보조패턴(20)이 형성되어있다.

상기의 보조패턴이 아들자 형성시 함께 형성되는데, 상기 아들자의 외곽을 감싸는 형상으로 형성되므로 주변지역의 패턴밀도 변화에 대하여 아들자가 영향을 받지 않고 정확하게 형성된다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 중첩정밀도 측정마크는 하부층으로 어미자를 형성하고 상부층으로 아들자를 형성하는 박스-인-박스 방식에서 아들자 형성시 어미자의 외곽으로 일정거리를 유지하는 정사각형의 홈을 형성하여 측정마크의 주변을 감싸도록 하였으므로, 외부 패턴 밀도에 따른 아들자의 비대칭 형성을 방지하여 중첩정밀도 측정의 정확성을 향상시키고, 측정마크 형성을 위한 재작업등이 불필요하게되어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (1)

1. 반도체기판 상에 적층되어있는 하부층의 일측이 정사각 형상으로 일정두께 제거되어 형성된 어미자와,

   상기 제1적층막 상에 형성되어 있는 제2적층막에서 상기 어미자의 내측에 정사각 형성으로 일정깊이 제거되어 형성된 아들자와,

   상기 아들자와 함께 형성되되, 어미자의 외곽에 위치하며 일정 폭을 가지는 정사각 형상의 홈으로 형성되어 상기 측정마크를 감싸는 보조패턴을 구비하는 반도체소자의 중첩정밀도 측정마크.