KR20040059404A - 반도체 소자의 키 정렬 방법 - Google Patents
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Abstract
Description
Claims (12)
- 스크라이브 레인 영역과 메인 칩 영역으로 구분된 반도체 기판을 준비하는 단계와,상기 반도체 기판 상에 정렬키를 형성하기 위한 산화막을 증착하는 단계와,N웰 이온주입 마스크를 이용하여 상기 산화막을 선택적으로 식각하여 상기 스크라이브 레인 영역에 영역키(area key) 및 제 1 정렬키(align key)를 동시에 형성하는 단계와,상기 산화막이 제거된 영역에 N웰 이온주입을 실행하는 단계와,P웰 이온주입 마스크를 이용하여 N웰 공정시 상기 산화막 제거로 이미 설정이 완료된 영역키 내부에 P웰 마스크를 이용한 실리콘 식각을 이용하여 제 2 정렬키를 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 실리콘 식각 단계에서 산화막과 실리콘이 이중으로 식각되는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 N웰 형성 공정시 상기 산화막의 두께는 대략800~1500 Å 정도로 증착되는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 N웰 이온을 주입하는 단계 이전에, 상기 N웰 이온주입 마스크로 사용된 포토레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 P웰 이온을 주입하는 단계 이전에, 상기 P웰 이온주입 마스크로 사용된 포토레지스트를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 메인 칩 영역에 대한 N웰 선택적 식각 공정 진행시 동시에 스크라이브 레인 영역을 선택적으로 식각하여 상기 산화막의 단차를 이용한 상기 영역키 및 상기 제 1 차 정렬키를 동시에 형성하는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 N웰 포토 및 선택적 식각 방법으로 형성되는 상기 영역키는 정방향 형태로 40 ㎛ 내지 90 ㎛의 크기를 갖고, 상기 스크라이브 레인의 상기 제 2 정렬키가 형성될 부분의 상기 산화막은 제거하는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 P웰 포토 공정시 반도체 기판의 정렬은 스크라이브 레인 상에 형성되 상기 제 1 정렬키를 이용하여 정렬하며, 이후 P웰 이온 주입 포토를 이용한 산화막 선택적 식각시 N웰 포토 공정을 이용하여 상기 산화막을 제거한 상기 영역키 내에 상기 제 2 정렬키를 형성하는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 1항에 있어서, 상기 P웰 포토 공정시 상기 스크라이브 레인 영역 상에 형성될 상기 제 2 정렬키는 상기 제 1 정렬키 정렬을 통하여 상기 산화막이 제거된 상기 영역키 내에 정확히 정렬되는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 9항에 있어서, 상기 P웰 이온 주입을 위한 상기 산화막 제거 공정을 이용하여 상기 제 2 정렬키를 패턴으로 하는 실리콘 식각이 상기 산화막 식각과 동시에진행되는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 9항에 있어서, 상기 제 2 정렬키의 형성을 위한 상기 실리콘 식각이 산화막대 실리콘의 식각 선택비가 약 0.8 내지 1.2 정도로 진행됨으로써, 상기 제 2 정렬키가 패터닝되는 부분의 실리콘은 약 800~1500 Å 정도로 식각 하는 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
- 제 9항에 있어서, 상기 P웰 공정시 상기 스크라이브 레인 영역 상에 형성되는 상기 제 2 정렬키의 모양은 상기 제 1 정렬키와 동일한 형태를 가짐으로써, LOCOS 등의 후속 포토 공정 진행시 상기 제 2 정렬키를 이용한 마스크 정렬이 가능한 것을 특징으로 하는 반도체 소자의 키 정렬 방법.
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0086019A KR100511094B1 (ko) | 2002-12-28 | 2002-12-28 | 반도체 소자의 키 정렬 방법 |
US10/737,052 US7056790B2 (en) | 2002-12-16 | 2003-12-16 | DRAM cell having MOS capacitor and method for manufacturing the same |
JP2003432062A JP2004214670A (ja) | 2002-12-28 | 2003-12-26 | 半導体素子のキー整列方法 |
US10/747,768 US20040140052A1 (en) | 2002-12-28 | 2003-12-29 | Method for aligning key in semiconductor device |
US11/265,852 US20060054955A1 (en) | 2002-12-16 | 2005-11-03 | DRAM cell having MOS capacitor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0086019A KR100511094B1 (ko) | 2002-12-28 | 2002-12-28 | 반도체 소자의 키 정렬 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040059404A true KR20040059404A (ko) | 2004-07-05 |
KR100511094B1 KR100511094B1 (ko) | 2005-08-31 |
Family
ID=32709734
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0086019A KR100511094B1 (ko) | 2002-12-16 | 2002-12-28 | 반도체 소자의 키 정렬 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20040140052A1 (ko) |
JP (1) | JP2004214670A (ko) |
KR (1) | KR100511094B1 (ko) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100698750B1 (ko) * | 2005-12-27 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 오버레이 마크를 포함하는 반도체 소자 및 그 제조방법 |
KR100699860B1 (ko) * | 2005-08-12 | 2007-03-27 | 삼성전자주식회사 | 웰 구조 형성 과정에서 정렬 키를 형성하는 방법 및 이를이용한 소자 분리 형성 방법 |
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KR100815798B1 (ko) * | 2006-12-26 | 2008-03-20 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101128708B1 (ko) | 2005-03-02 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
KR102217245B1 (ko) | 2014-07-25 | 2021-02-18 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
KR102378837B1 (ko) | 2018-08-24 | 2022-03-24 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 반도체 패키지 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2897248B2 (ja) * | 1989-04-18 | 1999-05-31 | 富士通株式会社 | 半導体装置の製造方法 |
US5422286A (en) * | 1994-10-07 | 1995-06-06 | United Microelectronics Corp. | Process for fabricating high-voltage semiconductor power device |
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-
2002
- 2002-12-28 KR KR10-2002-0086019A patent/KR100511094B1/ko active IP Right Grant
-
2003
- 2003-12-26 JP JP2003432062A patent/JP2004214670A/ja active Pending
- 2003-12-29 US US10/747,768 patent/US20040140052A1/en not_active Abandoned
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KR100762764B1 (ko) * | 2005-03-10 | 2007-10-09 | 가부시키가이샤 리코 | 반도체 장치 및 그 반도체 장치의 제조 방법 |
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Also Published As
Publication number | Publication date |
---|---|
KR100511094B1 (ko) | 2005-08-31 |
US20040140052A1 (en) | 2004-07-22 |
JP2004214670A (ja) | 2004-07-29 |
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