KR960016314B1 - 반도체 장치의 얼라인 키 패턴(Align key pattern)및 그 형성방법 - Google Patents

Abstract

요약없음

Description

반도체 장치의 얼라인 키 패턴(Align key pattern)및 그 형성방법

제1도는 일반적인 얼라인먼트 장치의 일종인 레이져 스캐닝 장치의 개략적인 구성도를 도시한 것이고,

제2도 내지 제5도는 종래의 방법에 의한 얼라인 키 패턴(Align key pattern) 형성방법을 설명한 반도체 장치의 단면도들이며,

제6도 내지 제8도는 본 발명에 의한 우수한 단차를 갖는 얼라인 키 패턴(Align key pattern)의 형성방법의 일 실시예를 설명하는 반도체 장치의 단면도들이다.

제9도는 본 발명에 의한 우수한 단차를 갖는 얼라인 키 패턴의 형성방법의 또다른 실시예를 설명하는 반도체 장치의 단면도이다.

본 발명은 반도체 장치의 얼라인 키 패턴(Align key pattern) 및 그 형성방법에 관한 것으로, 특히 유리 마스크위의 마스크패턴을 반도체 기판으로 전사하기 위한 노광공정에서 마스크와 반도체 기판상의 얼라인 패턴을 효과적으로 정준시키기 위한 충분한 단차를 갖는 얼라인 키 패턴(Align key pattern) 및 이를 자기 정합적으로 형성하는 방법에 관한 것이다.

최근 반도체 장치의 집적도가 증가함에 따라 미세한 패턴의 형성뿐만 아니라 노광공정에서 마스크 패턴과 반도체 기판간의 정확한 겹침이 이루어질 것, 즉 높은 겹침 정확도(registration accuracy)도 요구되고 있다. 1MB DRAM의 경우 요구되는 최소 패턴의 크기는 약 1㎛이며, 이때 얼라인먼트의 정확도는 약 0.2-0.3um 이하일 것이 요구된다.

근간에는 웨이퍼 공정에서 완전자동의 다이 바이 다이(die-by-die)얼라인 방식을 사용하여 높은 정준 정확도를 얻고 있다. 반도체 기판상에 패턴을 형성하기 위해서는 포토레지스트와 같은 감광성 물질을 도포할 후 유리마스크상의 이미지를 감광성물질위에 전사시켜 노광시켜야 한다. 즉, 마스크상의 특정표지를 반도체 기판의 임의의 지점(얼라인 키)과 일치시킨 다음, 유리마스크위로 광선을 투사하여 그 패턴의 이미지를 기판위로 전사하여야 한다.

현재 가장 많이 사용중에 있는 얼라인방식은 축소투영 렌즈를 이용해 얻는 얼라인 신호의 파형을 분석하여 얼라인여부를 결정하는 TTL(through the Lens)방식으로서, 이는 얼라인용 광선이 축소투영렌즈를 통과해서 웨이퍼 상의 얼라인을 위한 목표물에 도달한 다음 여기서 얻은 반사광이나 회전광이 재차 축소투영렌즈를 통해 검출부로 전달되고, 신호검출부에서는 신호의 파형을 검출하여 그 중심좌표를 찾아내는 방식이다.

이때, 마스크 얼라인에 사용하는 광원으로는 주로 가시광선과 레이져광선을 많이 사용하는데, 가시광선으로는 g-line(436nm), 녹색광(547nm), 황색광(576nm)가 사용되며, 레이저 광으로는 He-Ne 레이져(633nm) 및 He-Cd(442nm) 등이 사용된다.

가시광을 사용하는 명시야 방식에서는 얼라인 목표물의 주변 표면이 거칠어도 얼라인 정확도의 변화가 작고, 목표물의 단차가 200-500Å까지 되어도 얼라인이 가능하지만, 레이져 광을 사용하는 암시야 방식에서는(현재 모든 노광기기 제조 회사에서 사용하고 있는 방식) 얼라인 목표물 주위의 표면이 거칠면 얼라인하기가 어렵고, 얼라인 키 패턴의 단차가 400-700Å 이상되어야 얼라인이 가능하다.

얼라인 광원을 가시광으로 했을 경우에는 얼라인 신호의 검출방법은 반사광의 콘트라스트 차이로 얼라인 목표물의 위치를 검출하게 된다.

그리고, 레이져 광원을 사용하는 경우에는 얼라인 목표물의 에지부분에서 산란되는 광을 검출하여 위치를 측정하는 에지 검출(edge detection)방식과 얼라인 목표물중 광의 회절부분만을 검출하여 위치를 측정하는 회절(diffraction)방식이 있다.

한편, 반도체 장치의 고집적화와 더불어 각 층마다 미스얼라인마진(misalign margin)이 감소함으로 인해 보다 정확한 얼라인이 요구된다. 반도체 공정에서 얼라인 정확도에 영향을 미치는 요소로는 1) 얼라인 키 패턴의 단차높이 2) 얼라인 키 패턴의 폭 3) 얼라인 키 패턴의 대칭성과 에지의 프로파일 4) 얼라인 키 패턴으로 형성된 막의 두께 및 광학적 성질 등이 있는데, 우선 단차를 깊게 형성하여야 미스얼라인에 의하여 실패율을 감소시킬 수 있다. 얼라인장치가 얼라인 키의 위치를 찾지 못하여 마스크얼라인이 제대로 되지 않을 경우 미스얼라인(misalign), 패턴이동(pattern shift) 등의 여러 문제를 일으키게 되고 제품의 수율 및 실폐에 직접적인 영향을 미치므로, 얼라인 키의 능력의 향상이 절실히 요구되고 있다. 뿐만 아니라 고집적화 추세에 따라 공정이 더욱 복잡해지고 그 포토레지스트 패턴의 마스킹 및 노광의 횟수가 증가함으로 인하여 초기 스템에 형성된 얼라인 키의 패턴이 마모되거나 소실되어 그 능력을 발휘할 수 없게 되는 경향이 있다.

따라서 이를 개선하기 위하여 산화층과 실리콘막의 높은 선택비를 이용하여 초기의 얼라인 키의 패턴을 재형성함 없이 자기정합방식을 통하여 기존의 얼라인 키 패턴을 그 단차를 더욱 깊게 형성시킴으로써 얼라인 키의 능력을 향상시켜, 얼라인 착오에 의한 실수를 줄이면 장치의 수율증가를 도모할 수 있는 것이다.

종래의 기술에 있어 얼라인 키 패턴(Align key pattern)은 실리콘 기판상에 주로 산화막을 시용하여 형성하며, 얼라인 키가 여러층의 적층형태로 형성된 경우에는 얼라인 장치에서 발사된 광선의 투과율과 반사각이 일정치 않음으로 인해 선명한 신호파형을 얻을 수 없어 얼라인 능력이 감소하게 된다.

이하 얼라인 장치를 개략적으로 설명한 다음, 노광공정에서의 얼라인을 위한 얼라인 키를 형성하는 방법을 설명하기로 한다.

제1도는 얼라인을 위한 레이져 스캐닝(Laser Scanning) 측정장치의 개략도를 도시한 것이다. 반도체 기판의 회로패턴이 복잡하기 때문에 패턴에 의한 얼라인먼트는 불가능하다. 따라서, 얼라인먼트표시(마크가)가 각 다이에 있어야 하며, 이 마크는 여러가지 모양을 하고 있는데 보통 십자형이나 사각형을 갖는다.

광원으로부터 발사된 레이져광은 반사경에 의해 반사되어 마이크로 대물렌즈를 통과하고, 이어서 실리콘 기판상에 촛점을 형성하여 그 곳에서의 반사파 또는 회절파가 대물렌즈주변에 설치된 검출기에 의해 감지되어 신호처리장치(미도시)에서 신호파형을 분석하여 그 중심좌표를 찾고, 이를 반도체 기판위에 설치한 마스크 레티클의 좌표와 비교하여 얼라인 여부를 결정하게 된다.

제2도 내지 제6도는 종래의 방법에 의한 반도체 장치의 얼라인 키 패턴 형성방법을 설명하는 도면들이다.

우선, 제2도는 단결정 실리콘으로 이루어진 반도체 기판(10) 위에 실리콘 산화막(12) 및 실리콘 질화막(14)을 순차적으로 적층한 다음 부분적으로 개구부를 형성한 것을 보인다. 이때, 기호 SL은 장차 반도체 기판을 각 다이 단위로 절단할 절단선(Scribe line)을 표시하는 것으로, 이 절단선에는 아무런 회로설계가 이루어지지 않기 때문에, 얼라인을 위한 얼라인 키 패턴을 형성한다.

제3도는 상기 반도체 기판의 일부를 열적으로 산화시켜 실리콘 산화막(12a)을 성장시키는 단계를 나타내는 것으로, 이때, 산화막위의 질화막(14a)은 그 자장자리에서 치솟아 버즈 비크(bird's beak)을 형성한다.

제4도는 상기 제3도의 실리콘 질화막(14a)을 제거한 다음 남아 있는 실리콘 산화막을 에치백하여 각 셀단위로 고립된 필드산화막(12b)을 형성하는 단계를 설명한다.

즉, 반도체 기판의 표면을 균일하게 평탄화시키기 위하여 에치백하는 공정을 수행하면, 제3도의 필드산화막(12,12a)도 같이 식각되어 그 단차가 낮아져, 필드산화막의 단차는 H1이 된다. 현재의 장비 수준에서는 스크라이브 라인내의 필드산화막의 단차가 최소한 500Å 이상 되어야 안전하다고 하나 이것도 그 단차의 형상이 수직으로 곧게 형성되어 있을때로 한정되어 있다.

이어서 제4도의 단계이후에, 얼라인 키를 보호하기 위한 목적으로 얼라인 키가 외부로 노출되는 것을 방지하고자, 상기 필드산화막(12b)을 구비하는 결과물의 전면에 절연물질, 예컨대, 산화실리콘과 같은 산화물이나 질화실리콘과 같은 질화물을 500-1000Å 정도의 두께로 적층하여 층간절연막을 형성한다. 이때, 스크라이브 라인내의 얼라인 키 패턴부위에도 이 층간막이 덮이게 된다. 그러나, 이러한 방법에 의하여 키의 보호는 이루어지지만 전체 패턴이 얼라인 키와 층간물질의 적층형태로 되어 단차가 완만하게 되므로 얼라인먼트에 방해가 되고 있다.

제5도는 얼라인 키 패턴 부위의 층간절연막이 제거된 반도체 기판을 도시한 것이다. 즉, 단결정 실리콘으로 이루어진 반도체 기판이 외부로 노출되도록 층간절연막(20, 점선으로 도시)의 일부를 제거하여 콘택트홀(CH)을 형성할때, 스크라이브 라인 부분내의 층간절연막도 같이 식각하여 제거해버린다. 층간절연막이 산화물로 이루어진 경우에는 필드산화막과 식각율이 거의 비슷하여, 층간절연막을 식각하여 제거하는 공정에서 필드산화막도 같이 식각되어 그 단차가 더욱 낮아지게 된다.

한편, 도면으로 도시하지는 않았지만, 제5도와 같이 층간절연막의 일부를 제거하여 스크라이브 라인내의 반도체 기판을 외부로 노출할 것 없이 그대로 적층된 상태로 내버려 두는 방법도 있다. 그러나 이 경우에는 얼라인 키 패턴위에 층간절연막이 적층되어 있어 전체 패턴의 단차가 완만하게 되기 때문에 얼라인 키 패턴으로서의 기능을 제대로 수행할 수 없다.

이상에서 기술한 바와 같이 종래의 얼라인 키 형성방법에서는 얼라인 키 패턴으로 사용되는 필드산화막위에 적층된 층간절연막을 제거하건 그대로 내버려두건, 모두 얼라인 키가 마모, 소실되거나 그 단차가 완만하게 되어 후속 단계에서 공정의 정확도 및 수율에 장애가 되는 문제점이 있었다.

본 발명의 목적은 상기한 문제점을 해결하기 위하여 우수한 얼라인 능력을 갖도록 큰 단차를 갖는 얼라인 키 패턴을 구비하는 반도체 장치를 제공하는 것이다.

본 발명의 또다른 목적은 상기한 문제점을 해결하기 위하여 우수한 얼라인 능력을 갖도록 큰 단차를 갖는 얼라인 키 패턴을 구비하는 반도체 장치의 제조방법을 제공하는 것이다.

상기 첫번째의 목적을 달성하기 위하여, 본 발명은 반도체 기판의 절단선내에 돌출되어 형성된 얼라인 키 패턴 ; 및 상기 얼라인 키 패턴의 주변을 따라 상기 얼라인 키 패턴과 단차를 이루며 형성된 홈을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.

상기 두번째의 목적을 달성하기 위하여, 본 발명은 반도체 기판상에 필드산화막을 형성하는 단계 ; 결과물의 전면에 제1의 물질층을 형성하는 단계 ; 상기 제1의 물질층의 일부를 제거하는 단계 ; 결과물의 전면에 제2의 물질을 증착한 후, 상기 필드산화막을 식각마스크로 하여 상기 필드산화막 및 그 주변의 반도체 기판위에 적층된 상기 제2의 물질층 및 상기 반도체 기판을 순차적으로 이방성식각하여, 필드산화막 및 그 하부의 단차부로 구성된 얼라인 키 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.

이하, 첨부한 도면을 참조하여 본 발명을 실시예를 들어 상세히 설명한다.

제6도 내지 제8도는 본 발명의 일실시예로서 큰 단차를 갖는 얼라인 키 패턴을 자기정합적으로 형성하는 방법을 설명하는 반도체 장치의 단면도들이다.

여기서도, SL은 종래의 기술에 관한 제2도 내지 제6도에서와 마찬가지로 반도체 다이와 다이간의 절단선을 표시하며, 다른 참조부호들로 동일한 부분들을 표시한다.

제6도는 반도체 기판상에 필드산화막(12b) 및 트랜지스터(미도시)를 형성하고 그 위에 제1의 물질층, 예컨대 층간절연막(20)을 형성하는 단계를 도시한다. 이때, 필드산화막을 형성하고 에치백하는 단계까지는 제4도에서 형성한 방법과 꼭 같다. 이어서 상기 반도체 기판상에 상기 필드산화막(12b)에 의해 활성영역 및 분리영역으로 구분되어진 반도체 기판의 상기 활성영역에, 트랜지스터(미도시)를 형성한 후에, 결과물 전면에 제1의 물질, 예를들면, 실리콘 산화막과 같은 절연물질을 약 500-1000Å의 두께로 도포하여 상기 트랜지스터를 다른 도전층들 (이후의 단계에 의해 제조될 도전층)로부터 절연시키기 위한 층간절연막(20)을 형성한다. 이 층간절연막은 여러층으로 형성할 수도 있다.

제7도는 상기 결과물의 전면에 적층된 층간절연막을 부분적으로 제거하여 콘택트 홀(CH)을 형성하고, 스크라이브 라인내의 얼라안키 및 상기 얼라인 키 주변이 반도체 기판을 노출시키는 단계를 설명한다.

여기서, 참조부호 20a는 층간절연막(20)을 일부 제거하여 얻은 층간절연막 패턴을 의미한다.

제8도는 상기 결과물의 전면에 도전층을 형성하고 포토레지스트 패턴을 형성한 후 이방성식각하여 깊은 단차부분을 갖는 반도체 장치를 도시한다. 즉, 제7도의 결과물의 전면에 소정의 이방성식각에 대하여 층간절연막(20) 및 필드산화막과는 그 식각율이 다르고, 소정의 이방성식각에 대하여 반도체 기판 및 다결정실리콘과는 그 식각율이 같거나 유사한 제2의 물질, 예컨대 불순물이 도우프된 다결정실리콘을 증착하여 제2의물질층을 형성한다. 그리고, 그 결과물의 전면에 포토레지스트를 도포한 후 콘택트 홀만 남도록 패터닝하여 이 포토레지스트 패턴(40)을 식각마스트로 하여 결과물의 전면에 이방성식각을 수행하면 콘택트 홀의 상방에만 도전층 패턴(30)이 남고, 이외의 지역에서는 도전층이 제거되며, 아울러 층간절연막이 이미 제거되어 있던 스크라이브 라인지역에는 필드산화막(12b) 주변의 반도체 기판이 1,000-2,000Å 정도 과도식각되어 우수한 단차(H2)를 갖는 얼라인 키 패턴(12')를 형성하게 된다.

이때, 스크라이브 라인내에 적층되어 있던 제2의 물질(본 실시예에서는 다결정실리콘)은 필드산화막(12b)을 구성하는 물질과는 현격한 식각선택비를 가지므로 제2의 물질층(30) 및 필드산화막 주변의 반도체 기판만 과도식각되고 필드산화막은 그대로 남게 되므로 큰 단차를 얻을 수 있는 것이다. 실제 공정에서 쓰이는 P-5000 장비의 경우 다결정 실리콘과 산화물의 식각 선택비는 40 : 1이며, CDE장비의 경우에는 약 70 : 1정도이다.

제9도는 본 발명에 의한 얼라인 키 패턴 형성방법의 또 다른 일실시예를 보이는 반도체 장치의 단면도이다. 제8도에 도시된 바와 같은 방법으로 얼라인 키 패턴이 형성된 결과물의 전면에 층간절연막(20b)을 형성하고 포토레지스트 패턴을 형성한 후 이방성식각을 하여 급격한 단차를 갖는 얼라인 키 패턴을 재형성한다. 즉, 얼라인 키 패턴이 형성된 결과물에서 포토레지스트 패턴(PR)을 제거한 후, 결과물의 전면에 층간절연막(20b)을 필드산화막(12c)의 두께와 비슷하거나 그 이상이 되도록 증착한다. 이어서, 결과물의 전면에 포토레지스트를 도포한 후 콘택홀과 스크라이브 라인안쪽만 남도록 패터닝하여 그 결과 얻은 포토레지스트 패턴을 마스크로 하여 결과물의 전면에 이방성식각을 수행하면 층간절연막(20b)과 필드산화막(12c)은 그 식각선택비가 비슷하기 때문에 콘택홀 형성과 동시에 스크라이브라인내에 얼라인 키로 사용되었던 필드산화막(12c)이 제거된다. 따라서, 더욱 급격한 단차를 갖는 얼라인 키 패턴을 재형성할 수 있다.

상술한 바와 같이, 본 발명의 실시예에 따르면 얼라인 키로 쓰이는 필드산화막의 주변에 상기 필드산화막과 식각율이 크게 다른 다결정실리콘을 도포한 후, 두 물질의 식각율의 차이를 이용하여 큰 단차를 갖는 얼라이 및 패턴을 자기정합적으로 형성함으로써, 이후의 공정에서 마스크 얼라인 시 오차를 줄일 수 있으며, 별도의 얼라인 키를 형성할 필요가 없다는 장점이 있다.

그리고 본 발명은 꼭 콘택트 홀을 형성한 후의 마스크패턴의 얼라인먼트를 위한 것 뿐만 아니라 전체 웨이퍼 공정에서 무려 10-20회정도 실시하는 노광 및 사진식각공정에서 마스크패턴을 반도체 기판과 정확히 정준시키기 위한 매번의 상황에 응용될 수 있는 것이다.

Claims (6)

1. 반도체 기판의 절단선내에 돌출되어 형성된 얼라인 키 패턴 ; 및 상기 얼라인패턴의 주변을 따라 상기 얼라인 키 패턴과 단차를 이루며 형성된 홈을 구비하는 것을 특징으로 하는 반도체 장치.
2. 제1항에 있어서, 상기 얼라인 키 패턴은 필드산화막 및 그 하부의 반도체 기판의 구성된 것을 특징으로 하는 반도체 장치.
3. 반도체 기판상에 필드산화막을 형성하는 단계 ; 결과물의 전면에 제1의 물질을 증착하여 제1의 물질층을 형성하는 단계 ; 상기 제1의 물질층의 일부를 제거하는 단계 ; 및 결과물의 전면에 제2의 물질을 증착한 후, 상기 필드산화막을 식각마스크로 하여 상기 필드산화막 및 그 주변의 상기 반도체 기판위에 적층된 상기 제2의 물질층 및 상기 반도체 기판을 순차적으로 이방성식각하여, 필드산화막 및 그 하부의 단찰부로 구성된 얼라인 키 패턴을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
4. 제3항에 있어서, 상기 제1의 물질층을 형성하는 단계 이전에, 상기 필드산화막을 열적으로 성장시키는 단계 ; 및 상기 결과물의 전면을 에치백하여 상기 필드산화막 사이의 반도체 기판을 노출시키는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
5. 제3항에 있어서, 상기 제1의 물질층의 일부를 제거하는 단계는, 상기 제1의 물질층의 전면에 포토레지스트를 도포하는 단계 ; 결과물의 전면에 노광공정을 행함으로써 절단선부분을 제외하고 각 셀 단위로 한정된 모양의 포토레지스트 패턴을 형성하는 단계 ; 상기 포토레지스트 패턴을 식각마스크로 이용하여 결과물 전면에 이방성식각을 행함으로써, 상기 절단선부분의 제1의 물질을 제거하여 상기 필드산화막 및 그 주변의 반도체 기판의 표면을 노출시키는 동시에 상기 절단선외의 제1의 물질층의 일부를 제거하여 각 셀 단위로 한정된 콘택트 홀을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
6. 제3항에 있어서, 제1의 물질로는 산화물을 사용하고, 제2의 물질로는 다결정실리콘을 사용하는 것을 특징으로 하는 반도체 장치의 제조방법.