KR100762764B1 - 반도체 장치 및 그 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 그 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명은 웰(well) 사이에서 단차가 발생되는 것을 억제하면서 정렬 정밀도를 향상시키는 반도체 장치의 제조 방법 및 반도체 장치를 제공하는 것을 목적으로 한다.
반도체 기판(2) 상에 에칭 선택막(24)을 형성한 후, 제1 웰 형성 영역(18) 및 정렬 마크 형성 영역(20)을 획정(劃定)하기 위한 제1 레지스트(resist)(26)를 마스크(mask)로 하여 영역(18, 20)의 에칭 선택막(24)을 선택적으로 제거하고, 제1 웰 형성 영역(18)에 제1 불순물을 도입하며, 제1 레지스트(26)를 제거한 후, 에칭 선택막(24)의 정렬 마크 형성 영역(20)의 개구부(開口部)보다 넓은 개구부를 구비하고, 적어도 제1 웰 영역(18)을 덮는 제2 레지스트(28)를 형성하며, 에칭 선택막(24)을 마스크로 하여 에칭 처리를 수행하여 정렬 마크(8)를 형성한다.
실리콘 기판, N웰, P웰, 정렬 마크, LOCOS 산화막

Description

반도체 장치 및 그 반도체 장치의 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTUREING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타내는 단면도.
도 2a∼2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 공정 공정 순서로 설명하기 위한 공정 단면도.
도 2e∼2g는 도 2a∼2d의 계속을 나타내는 공정 단면도.
도 2h∼2j는 제조 방법의 다른 실시예를 공정 순서로 설명하기 위한 도면으로서, 도 2a∼2d의 계속을 나타내는 공정 단면도.
도 3a, 3b는 제조 방법의 또 다른 실시예를 설명하기 위한 단면도.
도 4a, 4b는 제조 방법의 또 다른 실시예를 설명하기 위한 단면도.
도 5a∼5f는 종래의 자기-정렬(self align)에 의한 트윈 웰(twin-well)의 형성 방법의 일례를 설명하기 위한 공정 단면도.
도 6a∼6e는 종래의 정렬 웰을 이용한 트윈 웰의 형성 방법의 일례를 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
2　　　실리콘 기판
4　　　N웰
6　　　P웰
8　　　정렬 마크
　　10　　　LOCOS 산화막
　　12　　　불순물 확산 영역
　　14, 22 실리콘 산화막
　　16　　　P웰 형성 영역
　　18　　　N웰 형성 영역
　　20　　　정렬 마크 형성 영역
　　24　　　실리콘 질화막(에칭 선택막)
　　26　　　제1 레지스트
　　28　　　제2 레지스트
　　32　　　실리콘 질화막
34 제3 레지스트
본 발명은 동일 반도체 기판에 2 종류 이상의 웰을 형성하는 공정을 적어도 포함한 반도체 장치의 제조 방법 및 그 제조 방법에 따라 형성된 반도체 장치에 관한 것이다.
복수 종류의 웰을 동일 반도체 기판에 형성하는 기술로서 예컨대, 자기-정렬에 의한 형성 방법과 정렬 웰을 이용한 형성 방법을 들 수 있다.
도 5a 내지 5f를 참조하여 자기 정렬에 의한 트윈 웰 형성 방법의 일례를 설명한다.
도 5a 내지 5f는 트윈 웰의 제조 공정을 순서대로 나타내는 공정 단면도이다. 도면에 있어서, 우측이 N웰 형성 영역(46)이고, 좌측이 P웰 형성 영역(48)이다. 또한, 아래의 설명 (a) 내지 (f)는 도 5a 내지 5f에 대응하고 있다.
(a) 실리콘 기판(42) 상에 주지의 열 산화법에 의해 실리콘 산화막(50)을 형성하고, 그 위에 저압 화학 증착(CVD:Chemical Vapor Deposition)에 의해 실리콘 질화막(52)을 성막한 후, 실리콘 질화막(52) 상에 N웰 형성 영역(46)에 개구부를 구비하는 레지스트(54)를 형성하고, N웰 형성 영역(46)의 실리콘 질화막(52)을 제거한다.
(b) 레지스트(54)를 마스크로 하여 N웰 형성 영역(46)에 인(도면 중 X 표시 참조)을 도입한다.
(c) 레지스트(54)를 제거한 후, 열 산화 처리를 수행하여 P웰 형성 영역(48)의 실리콘 질화막(52)을 마스크로서 N웰 형성 영역(46)에 LOCOS(Local Oxidation Of Silicon) 산화막(50a)을 형성하며, 나아가 열 확산 처리를 수행하여 N웰(56)을 형성한다.
(d) P웰 형성 영역(48) 상의 실리콘 질화막(52)을 제거한 후, LOCOS 산화막(50a)을 마스크로 하여 P웰 형성 영역(48)에 붕소(도면 중 △ 표시 참조)를 도입한 다.
(e) 열 확산 처리를 수행하여 P웰 형성 영역(48)에 P웰(58)을 형성한 후, 실리콘 기판(42) 표면의 산화막(50, 50a)을 제거함으로써 트윈 웰을 완성시킨다.
(f) 소정의 영역에 LOCOS 산화막(50b)을 형성한 후, 실리콘 기판(42)의 표면에 게이트 산화막(51)을 형성한다.
이 자기 정렬에 의한 제조 방법에서는 N웰(56)을 먼저 형성한 후, N웰(56)이 형성된 영역의 실리콘 기판(2)에 LOCOS 산화막(50a)을 형성하고, LOCOS 산화막(50a)을 마스크로서 N웰 형성 영역(46)에 불순물이 도입되지 않도록 하여 P웰 형성 영역(48)에 불순물 도입을 수행하고 있으므로, N웰(56)과 P웰(58)의 정렬 편차를 감소시킬 수 있다는 장점이 있다.
그러나, 이 방법에서는 형성한 N웰(56)과 P웰(58)의 표면 높이에 단차가 발생하게 되므로 LOCOS 산화막(50a)을 포함한 실리콘 산화막(50)을 제거한 상태에서는 실리콘 기판(42)의 표면에 단차가 존재하게 된다. 이 단차에 의해 게이트 전극 형성 시의 마스크 초점 맞춤에 편차가 발생하여 마무리 치수에 오차가 발생하게 된다는 문제가 있었다.
또, N웰과 P웰의 표면에 단차를 발생시키지 않는 방법으로서 정렬 마크에 의한 웰 형성 방법이 제안되어 있다(예컨대, 일본 특허 공개 공보 평 6－45534호 참조).
도 6a 내지 6e를 참조하여 정렬 마크를 이용한 트윈 웰 형성 방법의 일례를 설명한다. 도 6a 내지 6e에 있어서, 기판의 우측으로부터 정렬 마크 형성 영역 (60), N웰 형성 영역(62), P웰 형성 영역(64)으로 되어 있다. 또한, 아래의 설명 (a) 내지 (e)는 도 6a 내지 6e에 대응하고 있다.
(a) 실리콘 기판(42) 상에 실리콘 산화막(66)을 성막한 후, 그 위에 정렬 마크 형성 영역(60)이 개방된 레지스트(68)를 형성한다. 레지스트(68)를 마스크로 하여 정렬 마크 형성 영역(60)에 대하여 이방성 에칭을 수행하여 정렬 마크(70)를 형성한다.
(b) 레지스트(68)를 제거한 후, N웰 형성 영역(62)이 개방된 레지스트를 실리콘 산화막(66) 상에 형성하고, 그 레지스트를 마스크로 하여 N웰 형성 영역(62)에 인을 도입한다. 실리콘 산화막(66) 상의 레지스트를 제거한 후, 열 확산 처리를 수행하여 N웰(72)을 형성한다.
(c) P웰 형성 영역(64)이 개방된 레지스트를 실리콘 산화막(66) 상에 형성하고, 그 레지스트를 마스크로 하여 P웰 형성 영역(64)에 붕소를 도입한다. 그 후, 실리콘 산화막(66) 상의 레지스트를 제거한 후, 열 확산 처리를 수행하여 P웰(74)을 형성한다.
(d) 실리콘 산화막(66)을 제거하고 실리콘 기판(42)의 표면에 새롭게 실리콘 산화막(76)을 성막한 후, 실리콘 산화막(76) 상에 실리콘 질화막(78)을 성막한다. LOCOS 형성 영역이 개방된 레지스트를 실리콘 질화막(78) 상에 형성하고, 그 레지스트를 마스크로 하여 LOCOS 형성 영역의 실리콘 질화막(78)을 선택적으로 제거하여 개방시킨 후, 실리콘 질화막(78) 상의 레지스트를 제거한다.
(e) 열 산화 처리를 실행하여 실리콘 질화막(78)을 마스크로서 LOCOS 형성 영역에 LOCOS 산화막(80)을 형성한 후, 실리콘 질화막(78)을 제거하여 트윈 웰을 완성시킨다.
상기의 정렬 마크를 이용한 트윈 웰의 형성 방법에서는 정렬 마크(70)를 우선 형성하고, 정렬 마크(70)를 기준으로 하여 N웰(72), P웰(74) 및 LOCOS 산화막(80)을 형성하기 위한 위치 결정을 수행한다. 이 방법에서는 도 5a 내지 5e를 참조하여 설명한 자기 정렬을 이용한 방법과 같이 N웰 형성 영역에 LOCOS 산화막(50a)을 형성하지 않아도 되므로, N웰(72)과 P웰(74)의 사이에 단차가 없어 게이트 전극을 형성할 때의 마스크 초점 맞춤에 편차가 발생하지 않는다.
그러나, N웰 형성 영역(62) 및 P웰 형성 영역(64)에 불순물 도입을 수행할 때에는, 각각 정렬 마크(70)를 기준으로 한 사진 공정이 필요하기 때문에, 정렬 횟수(위치 맞춤 횟수)가 증가하여 정렬 편차가 발생할 가능성이 높아진다는 문제가 있었다.
상기와 같이 설명한 자기 정렬 및 정렬 웰에 따른 웰 형성 방법에는 각각 문제점이 있기 때문에, 정렬 정밀도 향상과 게이트 전극의 치수 오차 억제를 모두 달성하는 것은 곤란하였다.
이에, 본 발명은 2 종류 이상의 웰을 형성하는 공정을 포함한 반도체 장치의 제조 방법에 있어서, 웰 사이의 기판 표면의 단차를 발생시키지 않고 정렬 정밀도를 향상시키는 것을 목적으로 한다.
본 발명에 따른 반도체 장치의 제조 방법은 아래의 공정(A) 내지 (G)에 의해 2 종류 이상의 웰과 동일 반도체 기판에 형성하는 것을 특징으로 하는 것이다.
(A) 정렬 마크 형성 영역, 제1 웰 형성 영역 및 제2 웰 형성 영역을 포함한 반도체 기판 상에 상기 반도체 기판보다 에칭 선택비가 큰 재료로 이루어지는 에칭 선택막을 형성하고, 그 위에 정렬 마크 형성 영역 및 제1 웰 형성 영역에 개구부를 구비하고, 상기 제2 웰 형성 영역을 덮는 제1 레지스트를 형성한 후, 상기 제1 레지스트를 마스크로 하여 상기 정렬 마크 형성 영역 및 상기 제1 웰 형성 영역의 상기 에칭 선택막을 선택적으로 제거하는 공정,
(B) 상기 제1 레지스트를 마스크로 하여 상기 반도체 기판의 상기 정렬 마크 형성 영역 및 상기 제1 웰 형성 영역에 제1 불순물을 도입하는 공정,
(C) 상기 제1 레지스트를 제거한 후, 상기 에칭 선택막의 상기 정렬 마크 형성 영역의 개구부보다 넓은 개구부를 상기 정렬 마크 형성 영역에 대응시켜 구비하고 상기 제1 웰 영역 및 상기 제2 웰 영역을 덮는 제2 레지스트를 상기 에칭 선택막 상에 형성하는 공정,
(D) 상기 제2 레지스트 및 상기 에칭 선택막을 마스크로 하여 상기 정렬 마크 형성 영역의 상기 반도체 기판을 선택적으로 제거하여 정렬 마크를 형성한 후, 상기 제2 레지스트 및 상기 에칭 선택막을 제거하는 공정,
(E) 상기 반도체 기판의 제2 웰 형성 영역에 개구부를 구비하고, 상기 제1 웰 형성 영역을 덮는 제3 레지스트를 형성하는 공정,
(F) 상기 제3 레지스트를 마스크로 하여 상기 반도체 기판의 상기 제2 웰 형성 영역에 제2 불순물을 도입한 후, 상기 제3 레지스트를 제거하는 공정,
(G) 열 확산 처리를 수행하여 상기 제1 웰 형성 영역에 제1 웰을 형성하고, 상기 제2 웰 형성 영역에 제2 웰을 형성하는 공정.
본 발명의 제조 방법에서는 제1 웰 형성 영역을 확정하기 위한 레지스트를 이용하여 정렬 마크 형성 영역의 에칭 선택막을 개방시켜 정렬 마크 형성 영역을 획정(劃定)시키고 있다(공정(A)). 이것에 의해, 제1 웰은 정렬 마크를 이용하지 않고 형성할 수 있어 정확한 위치 맞춤을 필요로 하는 정렬 횟수를 감소시킬 수 있다. 또, LOCOS 산화막을 제1 웰 형성 영역에 형성하지 않기 때문에, 반도체 표면의 웰 사이에 단차가 존재하지 않는다.
또한, 이 제조 방법에서는 상기 공정(C)에서 제2 레지스트의 개구부를 에칭 선택막의 개구부보다 넓게 형성하고 있으므로, 정렬 마크 형성이 제2 레지스트의 정렬 편차에 영향을 받는 것을 방지할 수 있다.
상기 반도체 기판이 실리콘 기판인 경우에는, 에칭 선택막으로서 예컨대, 실리콘 질화막을 이용할 수 있다.
실리콘 질화막은 실리콘 기판과의 에칭 선택비가 높기 때문에, 에칭 선택막으로서 이용할 수 있다.
상기 실리콘 질화막은 실리콘 산화막을 개재하여 상기 반도체 기판 상에 형성되는 것이 바람직하다.
반도체 기판 상에 실리콘 산화막을 개재하여 에칭 선택막을 형성하도록 하면, 실리콘 질화막의 응력으로 인한 반도체 기판의 손상을 방지할 수 있다.
상기 공정(D)와 (E)의 사이에, 정렬 마크의 표면에 실리콘 산화막을 형성하는 산화막 형성 공정을 포함한 열 처리를 수행하도록 하여도 좋다.
정렬 마크를 형성한 직후에는 정렬 마크 표면에 반도체 기판이 노출된 상태로 되어 있다. 이에, 공정(D)와 (E)의 사이, 즉 정렬 마크 형성 후에 열 처리를 수행하도록 하면, 반도체 기판이 노출된 정렬 마크의 표면에 실리콘 산화막이 형성되므로, 정렬 마크 상에 레지스트를 형성해도 반도체 기판이 레지스트에 의해 오염되는 것을 방지할 수 있다.
또한, 상기 열 처리에 있어서, 제1 불순물을 열 확산시켜 제1 웰 형성 영역에 제1 웰을 형성하도록 하여도 좋다.
제1 불순물을 제1 웰 형성 영역에 도입한 후, 열 확산 처리를 수행하여 제1 웰 형성 영역에 제1 웰을 형성하도록 해도 정렬 마크의 표면에 실리콘 산화막을 형성할 수 있다.
본 발명의 제조 방법에서 공정(D)와 공정(E)의 사이에, 반도체 기판 상에 실리콘 산화막을 통하여 제1 웰 형성 영역과 제2 웰 형성 영역의 경계를 적어도 포함한 LOCOS 형성 영역에 개구부를 구비하는 LOCOS 형성용 마스크를 형성하고, 상기 LOCOS 형성용 마스크를 통하여 상기 LOCOS 형성 영역에 LOCOS 산화막을 형성할 수도 있다.
제2 웰용의 제2 불순물로서 붕소를 이용한 경우, 붕소 도입 후에 LOCOS 산화막을 형성하면, 제2 웰 형성 영역의 붕소가 LOCOS 산화막에 흡입된다. 이에, 제2 웰용의 제2 불순물, 특히 붕소를 도입하기 전에 제1 웰 형성 영역과 제2 웰 형성 영역의 경계를 적어도 포함한 LOCOS 형성 영역에 LOCOS 산화막을 형성하도록 하면, LOCOS 산화막이 제2 웰 형성 영역에 도입된 제2 불순물을 흡입하는 것을 방지할 수 있다.
여기서, [LOCOS 산화막]이란, 실리콘 산화막 상에 예컨대 질화막 등의 마스크를 소정 영역이 개방된 상태로 형성한 후, 산화 분위기 중에서 열 처리를 수행하여 마스크의 개방된 영역의 실리콘 산화막을 성장시켜 형성한 실리콘 산화막을 말한다.
또, 공정(G) 후에, 상기 반도체 기판 상의 상기 제1 웰과 상기 제2 웰의 경계를 적어도 포함한 영역에 LOCOS 산화막을 형성하도록 하여도 좋다.
본 발명의 반도체 장치는 본 발명의 제조 방법에 의해 제조된 반도체 기판에 2 종류 이상의 웰과 상기 웰과는 다른 영역에 형성된 정렬 마크를 구비한 것이다.
본 발명의 반도체 장치로서 정렬 마크 아래에 불순물 농도가 그 주변 영역보다 높은 불순물 확산 영역이 형성되어 있는 것을 예로 들 수 있다.
실리콘 산화막을 개재하여 에칭 선택막을 반도체 기판 상에 형성하도록 하면, 실리콘 질화막의 응력으로 인한 반도체 기판의 손상을 방지할 수 있다.
공정(D)와 (E)의 사이, 즉 정렬 마크 형성 후에 열 처리를 수행하도록 하면, 반도체 기판이 노출된 정렬 마크의 표면에 실리콘 산화막이 형성되므로, 정렬 마크 상에 레지스트를 형성하여도 반도체 기판이 레지스트에 의해 오염되는 것을 방지할 수 있다.
제1 불순물을 제1 웰 형성 영역에 도입 후, 열 확산 처리를 수행하여 제1 웰 형성 영역에 제1 웰을 형성하도록 하여도 정렬 마크의 표면에 실리콘 산화막을 형성할 수 있다.
제2 웰용의 제2 불순물, 특히 붕소를 도입하기 전에 제1 웰 형성 영역과 제2 웰 형성 영역의 경계를 적어도 포함한 LOCOS 형성 영역에 LOCOS 산화막을 형성하도록 하면, LOCOS 산화막이 제2 웰 형성 영역에 도입된 제2 불순물을 흡입하는 것을 방지할 수 있다.
실시예
아래에, 도면을 참조하면서 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명에 따른 반도체 장치의 일 실시예의 구조를 나타내는 단면도이다.
이 실시예의 반도체 장치는 실리콘 기판(반도체 기판)(2)의 어느 한 영역에 N웰 영역(제1 웰)(4)이 형성되고, 또한 N웰 영역(4)과 인접하여 P웰 영역(6)이 형성되어 있다. 실리콘 기판(2)의 N웰 영역(4) 및 P웰 영역(6)과 상이한 영역에는 정렬 마크(8)가 형성되어 있다. 실리콘 기판(2)의 N웰 영역(4)과 P웰 영역(6)의 경계를 포함한 영역에 LOCOS 산화막(10)이 형성되어 있다.
N웰 영역(4)에는 불순물로서 예컨대 인이 주입되어 있고, P웰 영역(6)에는 불순물로서 예컨대 붕소가 주입되어 있다.
실리콘 기판(2)의 정렬 마크(8) 바로 아래 영역에는 N웰 영역(4)과 같은 불순물인 인이 주입되고, N형의 불순물 확산 영역(12)이 형성되어 있다.
N웰 영역(4), P웰 영역(6) 및 정렬 마크(8)를 포함한 실리콘 기판(2)의 표면에 실리콘 산화막(14)이 형성되어 있다. N웰 영역(4)과 P웰 영역(6)의 실리콘 기판(2)의 표면에는 단차가 형성되어 있지 않다.
다음에, 본 발명의 반도체 장치 제조 방법의 일 실시예를 설명한다.
도 2a 내지 2d 및 도 2e 내지 2g는 반도체 장치 제조 방법의 일 실시예를 공정 순서로 나타내는 공정 단면도이다. 아래의 설명(a) 내지 (g)는 도 2a 내지 도 2g에 각각 대응하고 있다. 또한, 도 2a∼도 2g에서 좌측의 영역을 P웰 형성 영역(16), 중앙 영역을 N웰 형성 영역(18), 우측의 영역을 정렬 마크 형성 영역(20)으로 한다.
(a) 실리콘 기판(2) 상에 예컨대 막 두께가 10~100 nm 정도, 본 실시예에서는 100 nm의 실리콘 산화막(22)을 형성하고, 실리콘 산화막(22) 상에 에칭 선택막으로서 예컨대 막 두께가 10~100 nm 정도, 본 실시예에서는 100 nm의 실리콘 질화막(24)을 형성한다. 또한, 실리콘 질화막(24) 상에 예컨대 1000 nm 정도의 제1 레지스트(26)를 형성한다.
(b) 사진 제판 기술에 의해 패터닝을 실행하고, N웰 형성 영역(18) 상 및 정렬 마크 형성 영역(20) 상의 제1 레지스트(26)를 제거하여 개방시킨다. 제1 레지스트(26)를 마스크로 하여 N웰 형성 영역(18) 상 및 정렬 마크 형성 영역(20) 상의 실리콘 질화막(24)을 제거한다. 제1 레지스트(26)를 마스크로 하여 N웰 형성 영역(18) 및 정렬 마크 형성 영역(20)에 예컨대, 인(제1 불순물)(도면 중 X 표시 참조)을 주입 에너지 180 keV, 주입량(dose amount) 1.0×1013atms/cm2의 조건으로 주입 한다. 이것에 의해 인은 실리콘 기판(2) 표면에서 100 nm 정도 깊이의 위치를 중심으로 하여 수십 nm 정도의 범위를 구비하는 영역에 주입된다.
(c) 제1 레지스트(26)를 제거한 후, 실리콘 산화막(22) 상 및 실리콘 질화막(24) 상에 제2 레지스트(28)를 예컨대, 1000 nm 정도의 막 두께로 형성하고, 사진 제판 공정에 의해 정렬 마크 형성 영역(20) 상의 제2 레지스트(28)가 개방되도록 패터닝을 수행한다. 이 때, 제2 레지스트(28)의 개구(開口)부(28a)는 실리콘 질화막(24) 사이의 개구부(24a)보다 넓게 개방시킨다. 예컨대, 형성하는 정렬 마크가 폭 2~10 ㎛, 길이 50~100 ㎛의 직선형인 경우, 개구부(28a)의 폭 및 길이를 개구부(24a)보다 수㎛ 이상 넓게 패터닝한다.
이것에 의해 제2 레지스트(28)의 개구부(28a)가 소정 위치보다 어긋나게 패터닝되었다 해도, 실리콘 질화막(24)의 개구부(24a)보다 넓게 형성되어 있음으로써, 에칭 마스크를 실리콘 질화막(24)으로 할 수 있어 정렬 마크 형성 시에 제2 레지스트(28) 패터닝의 정렬 편차로 인한 영향을 없앨 수 있다.
(d) 제2 레지스트(28) 및 실리콘 질화막(24)을 마스크로 하여 개구부(24a)의 실리콘 산화막(22) 및 실리콘 기판(2)에 대하여 에칭 처리, 예컨대 이방성 에칭을 수행하여 정렬 마크(8)를 형성한다. 여기서 에칭의 깊이는 100 nm 정도이며, 형성한 정렬 마크(8)의 하층에는 상기 공정(b)에서 주입된 인이 잔존하고 있다.
본 실시예에서는 실리콘 질화막(24)을 마스크로 하고 있기 때문에, 제2 레지스트(28) 패터닝 시의 오차 영향을 받지 않고 정확한 위치에 정렬 마크를 형성할 수 있다.
정렬 마크(8)를 형성한 후, 제2 레지스트(28) 및 실리콘 질화막(24)을 제거한다.
(e) 실리콘 산화막(22)을 제거하고, 열 산화 처리를 수행하여 실리콘 기판(2) 상에 실리콘 산화막(14)을 예컨대 100 nm 정도의 막 두께로 형성한다. 또한, 실리콘 산화막(14) 상에 실리콘 질화막(LOCOS 형성용 마스크)(32)을 예컨대, 100 nm 정도의 막 두께로 형성한다. 실리콘 질화막(32) 상에 LOCOS 형성 영역에 개구부를 구비하는, 막 두께가 예컨대 1000 nm 정도의 레지스트(34)를 형성하고, 이 레지스트(34)를 마스크로 하여 LOCOS 형성 영역의 실리콘 질화막(32)을 제거한다.
(f) 레지스트(34)를 제거한 후, 처리 온도 1000℃, 처리 시간 2시간의 조건으로 열 산화 처리를 수행하여 LOCOS 형성 영역에 LOCOS 산화막(10)을 형성한다. LOCOS 산화막(10)이 형성된 후, 실리콘 질화막(32)을 제거한다.
여기서 형성되는 LOCOS 산화막(10)의 막 두께는 예컨대 400~600 nm 정도이다.
(g) 실리콘 기판(2)의 P웰 형성 영역(16) 상에 개구부를 구비하는 제3 레지스트(36)를 실리콘 산화막(14) 및 LOCOS 산화막(10) 상에 형성하고, 이 제3 레지스트(36)를 마스크로 하여 P웰 형성 영역(16)에 예컨대, 붕소(제2 불순물)(도면 중 △표시 참조)를 주입 에너지 180 keV, 주입량 1.0×1013atms/cm2의 조건으로 주입한다.
제3 레지스트(36)를 제거한 후, 처리 온도 1200℃, 처리 시간 1시간의 조건으로 열 확산 처리를 수행함으로써, N웰(4) 및 P웰(6)을 형성한다. 이 열 확산 처 리에 의해 N웰(4) 및 P웰(6)은 동시에 실리콘 기판(2)의 표면으로부터 깊이 2 ㎛ 정도의 영역까지 확산된다. 또, 정렬 마크(8)의 하층에는 주입된 인이 잔존하고 있기 때문에, 이 열 확산 처리에 의해 정렬 마크(8) 바로 아래 영역에 불순물 확산(12)이 형성된다. 이것에 의해, 도 1에 나타나는 트윈 웰 구조를 구비하는 반도체 장치를 제조할 수 있다.
상기의 제조 방법에서는 공정(b)에서 1회의 사진 제판 공정으로 N웰 형성 영역(18) 상과 정렬 마크 형성 영역(20) 상의 실리콘 질화막(24)을 제거하고, 공정 (d)에서 실리콘 질화막(24)을 마스크로 하여 실리콘 산화막(22) 및 실리콘 기판(2)에 대하여 에칭을 수행하여 정렬 마크(8)를 형성하도록 하고 있으므로, N웰 형성 영역(18)에 불순물 주입을 수행할 때의 정렬이 불필요하게 된다. 이것에 의해, 고정밀도를 필요로 하는 정렬 횟수를 1회 줄일 수 있으므로, 정렬 편차가 발생하는 확률을 저하시킬 수 있다.
이 실시예의 제조 방법에서는 N웰 형성 영역(18) 상에 LOCOS 산화막을 형성하지 않기 때문에, N웰(4)과 P웰(6)의 실리콘 기판(2) 표면에 단차가 존재하지 않는다. 이것에 의해, 게이트 전극을 형성할 때의 마스크 초점 맞춤에 편차가 발생하여 마무리 치수에 오차가 초래된다는 문제가 해결된다.
상기 실시예에서는 P웰 형성 영역(16)에 붕소를 도입하기 전에 LOCOS 산화막(10)을 형성하도록 함으로써, LOCOS 산화막(10)이 P웰 형성 영역(16)에 도입된 붕소를 흡입하는 것을 방지하고 있다.
다음에, 본 발명의 반도체 장치의 제조 방법의 다른 실시예를 설명한다. 이 제조 방법에 있어서, 공정 중 일부는 상기 실시예의 공정(a) 내지 (d)와 같으므로 설명을 생략한다. 도 2h 내지 2j는 도 2a 내지 2d의 계속을 나타내는 공정 단면도이다. 아래의 설명(h) 내지 (j)는 도 2h 내지 2j에 대응하고 있다. 또한, 도 2h 내지 2j에 있어서 좌측의 영역을 P웰 형성 영역(16), 중앙 영역을 N웰 형성 영역(18), 우측의 영역을 정렬 마크 형성 영역(20)으로 한다. 도 2h 내지 2j에 있어서는 상기 도 2e 내지 2g와 같은 기능을 수행하는 부분에는 동일한 부호를 부여한다.
(h) 도 2a 내지 2d를 참조하여 설명한 상기 공정(a) 내지 (d)와 같은 공정 에 의해 실리콘 기판(2)에 실리콘 산화막(22)을 형성하고, 제1 웰 형성 영역(18) 및 정렬 마크 형성 영역(20)에 인(도면 중 X 표시 참조)을 주입하여 정렬 마크 형성 영역(20)에 정렬 마크(8)를 형성한다.
P웰 형성 영역(16) 상에 개구부를 구비하는 제3 레지스트(36)를 실리콘 산화막(22) 상에 형성하고, 제3 레지스트(36)를 마스크로 하여 P웰 형성 영역(16)에 예컨대, 붕소(도면 중 △표시 참조)를 주입 에너지 180 keV, 주입량 1.0×1013atms/cm2의 조건으로 주입한다.
(i) 제3 레지스트(36)를 제거한 후, 처리 온도 1200℃, 처리 시간 1시간의 조건으로 열 확산 처리를 수행함으로써 N웰(4) 및 P웰(6)을 형성한다. 이 열 확산 처리에 의해 N웰(4) 및 P웰(6)은 동시에 실리콘 기판(2)의 표면으로부터 깊이 2 ㎛ 정도의 영역까지 확산된다. 또, 정렬 마크(8)의 하층에는 주입된 인이 잔존하고 있기 때문에, 이 열 확산 처리에 의해 정렬 마크(8) 바로 아래의 영역에 불순물 확산(12)이 형성된다.
(j) 실리콘 산화막(22)을 제거하고, 열 산화 처리를 수행하여 실리콘 기판(2) 상에 실리콘 산화막(14)을 예컨대 100 nm 정도의 막 두께로 형성한다. 또한, 실리콘 산화막(14) 상에 실리콘 질화막(32)을 예컨대 100 nm 정도의 막 두께로 형성한다. 실리콘 질화막(32) 상에 LOCOS 형성 영역에 개구부를 구비하는, 막 두께가 예컨대 1000 nm 정도의 레지스트(34)를 형성하고, 레지스트(34)를 마스크로 하여 LOCOS 형성 영역의 실리콘 질화막(32)을 제거한다.
그 후, 처리 온도 1000℃, 처리 시간 2시간의 조건으로 열 산화 처리를 수행하여 LOCOS 형성 영역에 LOCOS 산화막(10)을 형성한다. LOCOS 산화막(10) 형성 후, 실리콘 질화막(32)을 제거한다. 여기서 형성되는 LOCOS 산화막(10)의 막 두께는 예컨대 400~600 nm 정도이다. 이것에 의해, 도 1에 나타낸 바와 같은 트윈 웰 구조를 구비하는 반도체 장치가 형성된다.
이 실시예에서는 상기 공정(h)에서 정렬 마크(8)의 표면에 실리콘 기판(2)이 노출되는 상태에서 제3 레지스트(36)를 형성하고 있지만, 후술하는 도 3a에 나타낸 바와 같이, 실리콘 기판(2)의 표면에 산화막(38)을 형성한 후, 제3 레지스트(36)를 형성하도록 하여도 좋다.
또, 다른 방법으로서 도 3b에 나타낸 바와 같이, 제3 레지스트(36)를 형성하기 전에 열 확산 처리를 수행하여 N웰 형성 영역(18)에 N웰(4)을 형성하도록 하여도 좋다. N웰(4)을 형성하기 위한 열 확산 처리에 의해 정렬 마크(8)의 표면에 실리콘 산화막(38)이 형성된다. 이와 같이, 제3 레지스트(36)를 형성하기 전에 실리콘 기판(2)이 노출된 영역에 실리콘 산화막(38)을 형성하도록 하면, 실리콘 기판 (2)이 오염되는 것을 방지할 수 있다. 여기서, 실리콘 산화막(38)을 형성하기 전에 실리콘 산화막(22)을 제거하여도 좋고, 제거하지 않아도 좋다.
상기 실시예에서는 P웰 형성 영역(16)보다 우선 N웰 형성 영역(18) 및 정렬 마크 형성 영역(20)에 인을 주입하도록 되어 있지만, 본 발명은 이것에 한정되는 것은 아니고, 예컨대 공정(b)에서 P웰 형성 영역(16) 및 정렬 마크 형성 영역(20)에 붕소를 주입하도록 하여도 좋다. 그 경우에는, 제조된 반도체 장치의 정렬 마크(8) 바로 아래 영역에 P형의 불순물 확산 영역이 형성된다.
또, 상기 실시예에서는 제1 웰과 제2 웰의 전도형은 N형과 P형으로 상이하지만, 본 발명은 이것에 한정되는 것은 아니고, 제1 웰과 제2 웰의 전도형이 같아도 좋다.
또, 상기 실시예에서는 본 발명의 제조 방법에 의해 트윈 웰 구조를 형성하는 방법의 일례를 나타내고 있지만, 예컨대 트리플 웰 구조 등 3 종류 이상의 웰을 동일 반도체 기판 상에 형성하는 경우에도, 예컨대 실리콘 질화막 등의 에칭 선택막을 마스크로서 공용함으로써, 마찬가지로 본 발명을 적용할 수 있다.
또, 상기 실시예에서는 공정(b)(도 2b를 참조)에서 정렬 마크(8)를 형성하기 위한 에칭 깊이(공정(d))보다 깊은 영역에 인을 주입하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 도 4a에 나타낸 바와 같이, 정렬 마크(8)를 형성하기 위한 에칭 깊이보다 얕은 영역에 제1 불순물을 주입하도록 하여도 좋다. 그 경우, 도 4b에 나타낸 바와 같이, 정렬 마크(8) 형성 후에는 정렬 마크(8) 아래에 불순물이 남지 않아 열 확산 처리를 수행하여도 정렬 마크(8)의 바로 아래 영역에는 불순 물 확산이 형성되지 않는다.
또, 상기 실시예에서는 제3 레지스트(36)는 정렬 마크 형성 영역(20)을 덮고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 본 발명의 제조 방법에서 제3 레지스트는 적어도 제2 웰 형성 영역(16)에 개구부를 구비하고 제1 웰 형성 영역(18)을 덮고 있으면 되어, 예컨대, 정렬 마크 형성 영역(20)에 개구부를 구비하고 있어도 된다.
또, 상기 실시예에서는 제2 레지스트(28)는 제2 웰 형성 영역(16)을 덮고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 제2 레지스트는 본 발명의 제2 웰 형성 영역을 덮지 않아도 된다. 그 경우, 제2 웰 형성 영역(16)에 대하여 실리콘 질화막(24)이 정렬 마크(8)를 형성할 때의 마스크로 된다.
본 명세서 중의 실시예에서 나타낸 트윈 웰의 구조는 일례에 지나지 않으며, 본 발명의 반도체 장치 및 제조 방법은 상기 실시예의 반도체 장치와는 상이한 영역에 N웰(4), P웰(6) 및 정렬 마크(8)를 형성하도록 하여도 좋다.
이상, 본 발명의 실시예를 설명했지만, 본 발명은 이들에 한정되는 것은 아니고, 치수, 형상, 재료, 배치 등은 일례이며, 특허 청구의 범위에 기재된 본 발명의 범위 내에서 각종 변경이 가능하다.
본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 에칭 선택막을 형성한 후, 제1 웰 형성 영역 및 정렬 마크 형성 영역을 획정하기 위한 제1 레지스트를 마스크로 하여 정렬 마크 형성 영역의 에칭 선택막을 개방하고, 제1 웰 형성 영역에 제1 불순물을 도입하여 제1 레지스트를 제거한 후, 에칭 선택막의 정렬 마크 형성 영역의 개구부보다 넓은 개구부를 구비하고 적어도 제1 웰 영역을 덮는 제2 레지스트를 형성하며, 에칭 선택막을 마스크로 하여 에칭 처리를 실행하여 정렬 마크를 형성하도록 했으므로, 정렬 마크를 기준으로 하여 제1 웰 및 제2 웰의 형성 영역을 확정하는 경우에 비해, 제1 웰 형성 시에 위치 맞춤을 수행하는 것을 생략할 수 있다. 또한, 제2 레지스트의 개구부를 에칭 선택막의 개구부보다 넓게 형성하여 에칭 선택막을 정렬 마크용의 마스크로서 이용하고 있으므로, 제2 레지스트의 정렬 편차에 영향 받는 것을 방지할 수 있고, 고정밀도의 정렬 횟수를 1회 감소시켜 정렬 편차를 방지할 수 있다. 또, 이 방법에서는 종래의 자기 정렬과 같이 제1 웰 상에 LOCOS 산화막을 형성할 필요가 없기 때문에, 제1 웰과 제2 웰의 실리콘 기판 표면에 단차가 존재하지 않는다.

Claims (10)

  1. (A) 정렬 마크 형성 영역, 제1 웰 형성 영역 및 제2 웰 형성 영역을 포함한 반도체 기판 상에 상기 반도체 기판보다는 에칭 선택비가 큰 재료로 이루어지는 에칭 선택막을 형성하고, 그 위에 정렬 마크 형성 영역 및 제1 웰 형성 영역에 개구부를 구비하고 상기 제2 웰 형성 영역을 덮는 제1 레지스트를 형성한 후, 상기 제1 레지스트를 마스크로 하여 상기 정렬 마크 형성 영역 및 상기 제1 웰 형성 영역의 상기 에칭 선택막을 선택적으로 제거하는 공정과,
    (B) 상기 제1 레지스트를 마스크로 하여 상기 반도체 기판의 상기 정렬 마크 형성 영역 및 상기 제1 웰 형성 영역에 제1 불순물을 도입하는 공정과,
    (C) 상기 제1 레지스트를 제거한 후, 적어도 상기 에칭 선택막의 상기 정렬 마크 형성 영역의 개구부보다 넓은 개구부를 상기 정렬 마크 형성 영역에 대응하여 구비하고, 상기 제1 웰 영역을 덮는 제2 레지스트를 상기 에칭 선택막 상에 형성하는 공정과,
    (D) 상기 제2 레지스트 및 상기 에칭 선택막을 마스크로 하여 상기 정렬 마크 형성 영역의 상기 반도체 기판을 선택적으로 제거하여 정렬 마크를 형성한 후, 상기 제2 레지스트 및 상기 에칭 선택막을 제거하는 공정과,
    (E) 상기 반도체 기판의 제2 웰 형성 영역에 개구부를 구비하고 상기 제1 웰 형성 영역을 덮는 제3 레지스트를 형성하는 공정과,
    (F) 상기 제3 레지스트를 마스크로 하여 상기 반도체 기판의 상기 제2 웰 형성 영역에 제2 불순물을 도입한 후, 상기 제3 레지스트를 제거하는 공정과,
    (G) 열 확산 처리를 수행하여 상기 제1 웰 형성 영역에 제1 웰을 형성하고, 상기 제2 웰 형성 영역에 제2 웰을 형성하는 공정
    을 포함하는 공정에 의해 2 종류 이상의 웰을 동일 반도체 기판에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 기판은 실리콘 기판이며, 상기 에칭 선택막은 실리콘 질화막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 실리콘 질화막은 실리콘 산화막을 개재하여 상기 반도체 기판 상에 형성되어 있는 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 공정(D)과 상기 공정(E)의 사이에, 상기 정렬 마크의 표면에 실리콘 산화막을 형성하는 산화막 형성 공정을 추가로 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. (A) 정렬 마크 형성 영역, 제1 웰 형성 영역 및 제2 웰 형성 영역을 포함한 반도체 기판 상에 상기 반도체 기판보다는 에칭 선택비가 큰 재료로 이루어지는 에칭 선택막을 형성하고, 그 위에 정렬 마크 형성 영역 및 제1 웰 형성 영역에 개구부를 구비하고 상기 제2 웰 형성 영역을 덮는 제1 레지스트를 형성한 후, 상기 제1 레지스트를 마스크로 하여 상기 정렬 마크 형성 영역 및 상기 제1 웰 형성 영역의 상기 에칭 선택막을 선택적으로 제거하는 공정과,
    (B) 상기 제1 레지스트를 마스크로 하여 상기 반도체 기판의 상기 정렬 마크 형성 영역 및 상기 제1 웰 형성 영역에 제1 불순물을 도입하는 공정과,
    (C) 상기 제1 레지스트를 제거한 후, 적어도 상기 에칭 선택막의 상기 정렬 마크 형성 영역의 개구부보다 넓은 개구부를 상기 정렬 마크 형성 영역에 대응하여 구비하고, 상기 제1 웰 영역을 덮는 제2 레지스트를 상기 에칭 선택막 상에 형성하는 공정과,
    (D) 상기 제2 레지스트 및 상기 에칭 선택막을 마스크로 하여 상기 정렬 마크 형성 영역의 상기 반도체 기판을 선택적으로 제거하여 정렬 마크를 형성한 후, 상기 제2 레지스트 및 상기 에칭 선택막을 제거하는 공정과,
    (E) 상기 정렬 마크의 표면에 실리콘 산화막을 형성하는 공정으로서, 상기 산화막 형성 공정은 열 처리에 의해 상기 실리콘 산화막을 형성하는 공정이며, 상기 열 처리에 있어 상기 제1 불순물을 열 확산시켜 상기 제1 웰 형성 영역에 제1 웰을 형성하는 것인, 상기 산화막 형성 공정과,
    (F) 상기 반도체 기판의 제2 웰 형성 영역에 개구부를 구비하고 상기 제1 웰 형성 영역을 덮는 제3 레지스트를 형성하는 공정과,
    (G) 상기 제3 레지스트를 마스크로 하여 상기 반도체 기판의 상기 제2 웰 형성 영역에 제2 불순물을 도입한 후, 상기 제3 레지스트를 제거하는 공정과,
    (H) 열 확산 처리를 수행하여 상기 제2 웰 형성 영역에 제2 웰을 형성하는 공정
    을 포함하는 공정에 의해 2 종류 이상의 웰을 동일 반도체 기판에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 공정(D)과 상기 공정(E) 사이에, 상기 반도체 기판 상에 실리콘 산화막을 개재하여 상기 제1 웰 형성 영역과 상기 제2 웰 형성 영역의 경계를 적어도 포함한 LOCOS 형성 영역에 개구부를 구비하는 LOCOS 형성용 마스크를 형성하고, 열 처리를 수행하여 상기 LOCOS 형성 영역에 LOCOS 산화막을 형성한 후, 상기 LOCOS 형성용 마스크를 제거하는 공정을 추가로 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 제2 불순물은 붕소인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 공정(G) 후에, 상기 반도체 기판 상의 상기 제1 웰과 상기 제2 웰의 경계를 적어도 포함한 영역에 LOCOS 산화막을 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 반도체 기판에 2 종류 이상의 웰과, 상기 웰과는 다른 영역에 형성된 정렬 마크를 구비한 반도체 장치에 있어서,
    청구항 1 내지 8 중 어느 한 항에 기재의 제조 방법에 의해 형성된 반도체 장치.
  10. 제9항에 있어서,
    상기 정렬 마크 아래에 상기 제1 불순물의 불순물 농도가 그 주변 영역보다 높은 불순물 확산 영역이 형성되어 있는 것을 특징으로 하는 반도체 장치.
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