CN1832141A - 形成半导体器件的方法和半导体器件 - Google Patents

形成半导体器件的方法和半导体器件 Download PDF

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Abstract

本发明涉及一种在单个半导体衬底上以改善的对准精确度形成多种阱同时避免在阱之间产生台阶高度的方法。配置该方法以执行如下的步骤：在半导体衬底上形成选择性蚀刻膜；使用第一抗蚀剂膜作为掩模，在第一阱形成区和对准标记形成区上方的选择性蚀刻膜上形成开口，用于界定第一阱形成区和对准标记形成区；用第一导电型的掺杂剂注入第一阱形成区且去除第一抗蚀剂膜；形成第二抗蚀剂膜以至少遮掩第一阱形成区，第二抗蚀剂膜在对准标记形成区上方的开口大于选择性蚀刻膜在同一区域上方的开口；以及使用第二抗蚀剂膜和选择性蚀刻膜作为掩模通过进行蚀刻工艺来形成对准标记。

Description

形成半导体器件的方法和半导体器件
技术领域
本发明涉及一种形成半导体器件的方法，且更具体而言，涉及一种在单个半导体衬底上以改善的对准精确度形成多种阱并同时避免在阱之间产生台阶高度的方法以及由该方法形成的半导体器件。
背景技术
当集成电路的密度随着比如晶体管的元件器件的尺寸减小而增加时，需要在形成工艺期间在半导体衬底上以改善的对准精确度获得器件的精确排列，同时避免在器件中的多个阱之间产生过度的台阶高度。
在用于在单个半导体衬底上形成多种阱的现有方法中，这里提到两种方法，其一利用了自对准(self-alignment)技术而另一个利用了对准阱(alignmentwell)。
以下将参考图5A到5F描述利用自对准技术在单个半导体衬底上形成多种阱的前一种方法，所述图是示出根据利用自对准技术的现有方法在制造工艺的各个阶段期间的双阱(twin-well)半导体器件的横截面图。
在这些附图中，从右到左被大致分为两个区，N阱形成区46和P阱形成区48。另外，在以下描述中的句段(a)到(f)将分别参考图5A到5F。
(a)通过公知的热氧化工艺在硅衬底42上形成氧化硅膜50；
随后通过低压CVD(化学气相沉积)在氧化硅膜50上形成氮化硅膜52；
在氮化硅膜52上形成具有在区46、46上方的开口的抗蚀剂膜54，在区域46、46中将形成N阱；
去除在N阱形成区46、46上方的氮化硅膜52的部分。
(b)使用经这样构图的抗蚀剂膜54作为掩模，将磷离子注入N阱形成区46、46(如图5B中用“×”标记所示)。
(c)在去除抗蚀剂膜54之后，利用氮化硅膜52作为掩蔽P阱形成区48的掩模，使结构的表面经历热氧化工艺，由此在N阱形成区46、46上形成LOCOS(硅的局部氧化)膜50a、50a。之后，将该结构经历热扩散工艺来形成N阱56、56。
(d)在去除P阱形成区48上方的氮化硅膜52之后，利用LOCOS膜50a、50a作为掩模，将硼离子(如图5D中用“Δ”标记所示)注入P阱形成区48。
(e)通过将该结构经历热扩散工艺且随后从硅衬底42的表面去除LOCOS氧化膜50a、50a，完成了双阱结构。
(f)在预定的区形成另一LOCOS氧化膜50b，且在硅衬底42的表面上形成覆盖该结构的栅极氧化膜51。
如上所述，在该对准方法中，首先形成N阱56、56且然后在N阱形成区46、46上形成LOCOS氧化膜50a、50a，之后利用LOCOS氧化膜50a、50a作为掩模将杂质注入到P阱形成区48中，从而避免了将不期望的杂质注入到P阱形成区48中。因此，该方法能够提供在N阱56和P阱58之间减小对准失配(误差)的优点。
然而，在该方法中，在形成之后在N阱56和P阱58之间可能产生表面高度的差异(图5E)，其在去除包括LOCOS氧化膜50a的氧化硅膜50之后引起台阶高度(step height)。该台阶高度又可以导致用于形成栅电极的对准观察期间在掩模上聚焦的困难，以及在最终的测量中相伴的误差。
为了避免在N阱56和P阱58之间产生如此的台阶高度，已经公开了另一方法以利用对准标记形成阱(例如，日本公开专利申请No.6-45534)。
下面将参考图6A到6E描述利用对准标记(alignment mask)形成双阱的方法。
在这些附图中，从右到左被大致分为对准标记形成区60、N阱形成区62和P阱形成区64三个区域。另外，在以下描述中的句段(a)到(e)将分别参考图6A到6E。
(a)在硅衬底42上形成氧化硅膜66。之后，在氧化硅膜22上形成具有在对准标记形成区60上方的开口的抗蚀剂膜68。
利用抗蚀剂膜68作为掩模在对准标记形成区60上通过进行各向异性蚀刻工艺，形成对准标记70。
(b)在去除抗蚀剂膜68之后，在氧化硅膜66上形成具有在N阱形成区62上方的开口的另一抗蚀剂膜。利用该抗蚀剂膜作为蚀刻掩模，将磷离子注入N阱形成区62。
在氧化硅膜66上去除抗蚀剂膜之后，将该结构经历热扩散工艺以由此形成N阱72。
(c)在氧化硅膜66上形成具有在P阱形成区64上方的开口的另一抗蚀剂膜。利用该抗蚀剂膜作为蚀刻掩模，将硼离子注入P阱形成区64。
之后，从氧化硅膜66去除该蚀剂膜之后，将该结构经历热扩散工艺，且形成P阱74
(d)在去除氧化硅膜66之后，在硅衬底42上的该结构的整个表面上形成另一氧化硅膜76，且在氧化硅膜76上形成氮化硅膜78。
之后，在氮化硅膜78上形成具有在LOCOS形成区64上方的开口的另一抗蚀剂膜。
然后利用抗蚀剂膜作为掩模选择性地去除在LOCOS形成区上方的部分的氮化硅膜78，从而形成开口。随后从氮化硅膜78去除抗蚀剂膜。
(e)利用氮化硅膜78作为掩模，将该结构的表面经历热氧化工艺，由此在LOCOS形成区中形成LOCOS氧化物80。在去除氮化硅膜78之后，完成了具有双阱结构的半导体器件。
在利用对准标记形成双阱的前述方法中，首先形成对准标记70。而且，相对于这样形成的对准标记70，进行N阱72、P阱74和LOCOS氧化物80的定位。
与前述参考图5A到5F利用自对准技术的方法相反，利用对准标记的本方法可以在没有在N阱形成区上形成LOCOS膜50a的情况下进行。因此，在N阱72和P阱74之间没有产生表面高度(例如，台阶高度)的差异，且在形成栅电极期间没有掩模上的聚焦误差产生。
然而，在该方法中，对于每次将杂质注入N和P阱形成区，需要相对于对准标记70的光刻工艺。结果，对准(定位)的次数增加且相应地可能产生更大的对准失配。
如上所述，利用自对准技术或利用对准标记来形成多种阱的公知的技术在改善对准精确度同时避免在阱之间产生台阶高度的问题上均遇到了困难。
发明内容
因此，本发明的目的是提供一种形成半导体器件的新的方法，其具有大多数(如果不是所有的话)被类似应用的方法的优点和特征，同时减少或消除了许多前述的缺点。
本发明的另一目的是提供在单个半导体衬底上以改善的对准精确度形成多种阱而不产生阱之间的台阶高度的新方法以及由所述方法形成的半导体器件。
以下的描述仅是本公开的选择的特征和属性的概要。在以下的具体实施方式部分中可以找到其更完整的描述。
通过提供在单个半导体衬底上形成包括两种阱的半导体器件的方法实现本发明的以上和其它的目的，所述方法包括的步骤为：
(a)在其上至少包括对准标记形成区、第一阱形成区、和第二阱形成区的半导体衬底上，形成选择性蚀刻膜，所述选择性蚀刻膜包括相对于半导体衬底具有高选择性蚀刻比的材料；
在其上形成第一抗蚀剂膜以暴露对准标记形成区以及第一阱形成区且遮掩第二阱形成区；以及
利用第一抗蚀剂膜作为掩模，选择性地去除在对准标记形成区和第一阱形成区上方的部分的选择性蚀刻膜；
(b)利用第一抗蚀剂膜作为掩模，用第一导电型的掺杂剂注入对准标记形成区和第一阱形成区；
(c)去除第一抗蚀剂膜；以及
形成第二抗蚀剂膜以在选择性蚀刻膜上遮掩第一阱形成区，所述第二抗蚀剂膜在对准标记形成区上方的开口大于在同一区域上方的选择性蚀刻膜的开口；
(d)利用第二抗蚀剂膜和选择性蚀刻膜作为掩模，去除部分的半导体衬底，由此形成对准标记；以及
去除第二抗蚀剂膜和选择性蚀刻膜；
(e)形成具有在第二阱形成区上方的开口的第三抗蚀剂膜以遮掩第一阱形成区；
(f)利用第三抗蚀剂膜作为掩模用相反于第一导电型的第二导电型的掺杂剂注入第二阱形成区；以及
去除第三抗蚀剂膜；以及
(g)进行热扩散工艺以分别在第一阱形成区和第二阱形成区上形成第一阱和第二阱。
在上述的步骤中，半导体衬底是硅衬底且选择性蚀刻膜是氮化硅膜。另外，选择性蚀刻膜可以形成于半导体衬底上，在选择性蚀刻膜和半导体衬底之间夹置有氧化硅膜。
本发明在上述的步骤(d)之后还包括：氧化膜形成的步骤以在对准标记的表面上形成氧化硅膜。
另外，氧化膜形成的步骤是热处理工艺，其中通过热扩散第一导电型的掺杂剂在第一阱形成区中形成第一阱。
而且，该方法在上述的步骤(d)之后还包括：在半导体衬底上形成LOCOS形成掩模的步骤，所述掩模具有在LOCOS形成区上方的开口，在LOCOS形成区和半导体衬底之间夹置有另一氧化硅膜，LOCOS形成区至少包括在第一阱形成区和第二阱形成区之间的边界；进行热处理以在LOCOS形成区中形成LOCOS氧化膜；以及去除LOCOS形成掩模。
另外，在步骤(f)中所述的第二导电型的掺杂剂是硼。
在本公开中还描述了根据上述的步骤形成的半导体器件。
从结合附图提供的本发明的以下详细的描述，本发明的这些和其它特征和优点将更加显见。
附图说明
图1是示出根据本发明的一个实施例的半导体器件的横截面图；
图2A到2J是示出制造工艺中各种阶段期间半导体器件的横截面图，其中图2A到2G被称为本发明的第一实施例，而图2H到2J是图2A到2D的继续，它们一起被称为第二实施例；
图3A和3B是示出制造工艺期间的半导体器件的横截面图，该制造工艺是在第二实施例的半导体器件中形成抗蚀剂膜的步骤的变体；
图4A和4B是示出制造工艺期间半导体器件的横截面图，该制造工艺是在第二实施例的将第一杂质离子注入对准标记下的区域的步骤的变体；
图5A到5F是示出根据利用自对准技术的在前公知的方法的制造工艺中的各种阶段期间半导体器件的横截面图；以及
图6A到6E是示出根据利用对准标记的在前公知的另一方法的制造工艺中的各种阶段期间半导体器件的横截面图。
具体实施方式
在以下的详细的描述中，描述了以改善的对准精确度制造在单个半导体衬底上包括多种阱的半导体器件的方法的具体实施例。
然而，可以理解本公开不限于这些实施例。例如，可以理解本发明还可以适于制造任何形式的半导体器件。其它的实施例将在阅读以下的描述时对于本领域的技术人员显见。
另外，在以下的描述中，为了清晰在许多场合中使用特定的术语。然而，本专利说明书的公开不旨在限于如此选择的具体的术语，可以理解每个具体的元件包括所有以相似的方式运行的技术等同物。
根据本公开中的一般示例，制造包括在单个半导体衬底上的两种阱的半导体器件的方法包括的主要步骤为：形成对准标记；以及分别在第一阱形成区和第二阱形成区上形成第一阱和第二阱。
形成对准标记的步骤具体包括的步骤为：
(a)在其上至少包括对准标记形成区、第一阱形成区和第二阱形成区的半导体衬底上形成包括相对于半导体衬底具有高选择性蚀刻比的材料的选择性蚀刻膜；
进一步在其上形成第一抗蚀剂膜来暴露对准标记形成区和第一阱形成区且遮掩第二阱形成区；以及
使用第一抗蚀剂膜作为掩模，选择性地去除在对准标记形成区和第一阱形成区上方的部分的选择性蚀刻膜；
(b)使用第一抗蚀剂膜作为掩模用第一导电型的掺杂剂注入对准标记形成区和第一阱形成区；
(c)去除第一抗蚀剂膜；以及
形成第二抗蚀剂膜来遮掩选择性蚀刻膜上的第一阱形成区，第二抗蚀剂膜膜在对准标记形成区上方的开口大于选择性蚀刻膜在同一区域上方的开口；以及
(d)使用第二抗蚀剂膜和选择性蚀刻膜作为掩模，去除部分的硅衬底2，由此形成对准标记。
另外，形成第一和第二阱的步骤在去除第二抗蚀剂膜和选择性蚀刻膜之后还包括的步骤有：
(e)形成第三抗蚀剂膜，其具有在第二阱形成区上方的开口以遮掩第一阱形成区；
(f)使用第三抗蚀剂膜作为掩模用相反于第一导电型的第二导电型的掺杂剂注入第二阱形成区；以及
去除第三抗蚀剂膜；以及
(g)进行热扩散工艺来由此分别在第一阱形成区和第二阱形成区上形成第一阱和第二阱。
在本方法中，其也适于通过在选择性蚀刻膜上形成开口来界定标记对准形成区，用于界定第一阱形成区，如以上在步骤(a)中所述。
结果，可以不使用对准标记形成第一阱，且通常以高精确度执行的对准步骤的次数可以减少一次。
另外，因为在第一阱形成区上没有形成LOCOS氧化膜，所以在硅衬底的表面上没有产生台阶高度。
另外，如步骤(c)中所述，因为第二抗蚀剂膜上的开口形成得大于选择性蚀刻膜上的开口，可以避免第二抗蚀剂对准偏移带来的效应。
作为与硅衬底配合使用的选择性蚀刻膜的材料，优选地选择了氮化硅，因为其相对于作为本半导体衬底的材料的硅具有高选择性蚀刻比。
硅衬底上的氮化硅膜优选地形成为在其间夹置有氧化硅膜。该膜配置对于防止由氮化硅膜引起的应力损伤是有利的。
本方法可以还包括氧化膜形成的步骤，其插入步骤(d)和(e)之间以在对准标记的表面上形成氧化硅膜。
虽然在紧接着对准标记形成的步骤之后未覆盖(或暴露)对应于对准标记的表面的部分的硅衬底2，通过在对准标记的表面上形成氧化硅膜，可以避免可能由例如直接设置在上方的比如抗蚀剂膜导致的污染。这是通过在步骤(d)之后在上述的步骤中进行热氧化工艺来实现的。
或者，由于氧化膜形成的步骤是热处理工艺的一部分，所以可以在与在对准标记的表面上形成氧化膜的同时，在热处理期间，通过热扩散第一掺杂剂来进行第一阱的形成。
本方法还可以包括将插在步骤(d)和(e)之间的附加的步骤：
在半导体衬底上形成具有在LOCOS形成区上方的开口的LOCOS形成掩模，另一氧化硅膜夹置在其之间，从而LOCOS形成区至少包括第一阱形成区和第二阱形成区之间的边界；
进行热处理以在LOCOS形成区中形成LOCOS氧化膜；以及
去除LOCOS形成掩模。
在硼被用作第二导电型的掺杂剂用于注入第二阱形成区以形成第二阱且在硼注入之后形成LOCOS氧化膜的情形，产生了硼掺杂剂通过LOCOS氧化膜被汲取出(drawn out)第二阱形成区的困难。
因此，在本方法中，该困难可以通过在硼注入之前在LOCOS形成区中形成LOCOS氧化膜来避免，LOCOS形成区至少包括第一阱形成区和第二阱形成区之间的边界。
以上的术语“LOCOS(硅的局部氧化)氧化膜”意味着一小块相对厚的氧化硅膜，其在先前的氧化硅层上在氧化气氛中被热生长，使用氮化硅来防止在选择区域中的硅的氧化，因此是“局部”氧化。
另外，作为在步骤(g)之后进行的另一步骤，该方法可以包括在至少包括第一和第二阱形成区之间的边界的区域中形成LOCOS氧化膜的步骤，取代在步骤(d)和步骤(e)之前包括的前述LOCOS形成步骤。
上述的步骤可以适当地用于形成本发明的半导体器件，其至少包括在单个半导体衬底上的两种阱和对准标记，其中对准标记形成于不同于两种阱的区域中。
另外，半导体器件的特征在于在对准标记下形成的掺杂剂扩散区，其第一导电型的掺杂剂的浓度高于围绕掺杂剂扩散区域的区域。
如上所述，配置本方法以在半导体衬底上形成选择性蚀刻膜之后进行如下步骤：在选择性蚀刻膜上在对准标记的上方形成开口，其使用第一抗蚀剂膜作为掩模，用于界定第一阱形成区和对准标记形成区；用第一导电型的掺杂剂注入第一阱形成区且去除第一抗蚀剂膜；形成第二抗蚀剂膜以至少遮掩第一阱形成区，第二抗蚀剂膜具有在对准标记形成区上方的开口，该开口大于选择性蚀刻膜在同一区域上方的开口；以及使用第二抗蚀剂膜和选择性蚀刻膜作为掩模进行蚀刻工艺从而形成对准标记。
结果，本发明的方法可以提供优于现有方法的几个优点。例如，可以消除定位第一阱的步骤，与相对于对准标记来定位第一和第二阱形成区相比更具优势。
另外，因为在第二抗蚀剂膜上的开口形成得大于选择性蚀刻膜上的开口以用作形成对准标记的掩模，所以可以减小在形成对准标记的工艺期间对准第二抗蚀剂膜中的过度的误差效应，可以将具有高精确度的对准步骤的次数减少一次，且还可以减小对准误差产生的可能性。
另外，在覆盖第一和第二阱形成区的表面上没有产生台阶高度，因为与利用LOCOS氧化膜的现有方法比较在第一N型阱上不需要LOCOS氧化膜。
另外，可以通过形成夹置在其之间的氧化硅膜可以避免由氮化硅膜导致的对衬底的应力损伤。
另外，如在步骤(d)之后通过前述的热氧化步骤所进行的，通过在对准标记的表面上形成氧化硅膜，可以避免可能由直接设置比如抗蚀剂膜的上方的膜所导致的污染。
或者，可以与将第一掺杂剂注入第一阱形成区之后形成第一阱的同时通过热扩散工艺，从而形成在对准标记的表面上的氧化膜。
另外，在硼注入之前，通过在至少包括第一阱形成区和第二阱形成区之间的边界的LOCOS形成区中形成LOCOS氧化膜，可以解决具体而言比如硼离子的第二掺杂剂通过LOCOS氧化膜被汲取出第二阱形成区的困难。
已经在总体上描述了本公开，将在以下参考图1到4B描述根据本发明的半导体器件的几个优选的实施例。
图1是示出根据本发明的第一实施例的半导体器件的横截面图。
参考图1，半导体器件至少包括形成于硅衬底(半导体衬底)2上的N阱区(第一阱)4、也形成于硅衬底2上与N阱区相邻的P阱区6、以及形成于不同于N和P阱区中的对准标记8。
另外，LOCOS(硅的局部氧化)膜10形成于在硅衬底2上的包括N和P阱区的区域中。
N阱区4例如包含比如注入的磷的N型杂质，而且P阱区6例如包含比如注入的硼的P型杂质。
通过注入与N阱区4相同的磷杂质，N型杂质扩散区12形成于对准标记8正下方的区域中。
另外，氧化硅膜14形成于硅衬底2的表面上，用于遮掩N阱区4、P阱区6和对准标记8。
顺便提及，在遮掩N阱区4和P阱区6的硅衬底2的表面上不产生台阶高度。
将在以下描述根据本发明的第一实施例的半导体器件的制造方法。
图2A到2G是示出根据本发明的第一实施例的制造工艺中各阶段期间的半导体器件的横截面图。
在以下的描述中的句段(a)到(g)将分别参考图2A到2G。在这些附图中，从左到右分为大致三个区域：P阱形成区16、N阱形成区18和对准标记形成区20。
(a)在硅衬底2上形成厚度通常为10到100nm范围内的氧化硅膜22，在该实施例中该厚度为100nm，且随后在氧化硅膜22上形成厚度为10到100nm的氮化硅膜24作为选择性蚀刻膜，在该实施例的情形该厚度为100nm。
另外，在氮化硅膜24上形成厚度为约1000nm的第一抗蚀剂膜26。
(b)通过根据众所周知的光刻方法进行构图工艺，去除部分的第一抗蚀剂膜26以形成在N阱形成区18和对准标记形成区20上方的开口。
采用如此制备的第一抗蚀剂膜26作为掩模，去除在N阱形成区18和对准标记形成区20上方的氮化硅膜24的部分。
之后，采用第一抗蚀剂膜26作为掩模，例如在180keV加速电压和大致1.0×1013cm-2剂量的条件下将比如磷离子的N型杂质(图2B中用“×”标记所示的第一杂质)注入N阱形成区18和对准标记形成区20中。
结果，将磷离子注入到中心在从硅衬底2的表面约100nm的深度且具有10nm量级的范围的区域中。
(c)在去除第一抗蚀剂膜26之后，在氧化硅膜22和氮化硅膜24上形成厚度为约1000nm的第二抗蚀剂膜28。
通过进行光刻构图工艺，去除部分的第二抗蚀剂膜28以形成在对准标记形成区20上方的开口，使得第二抗蚀剂膜28的开口28a大于前面的在同一区域20上方的氮化硅膜24的开口24a。
在对准标记形成为具有从2到10μm的范围的宽度和从50到100μm的范围的长度的直线形的情形，构图工艺优选地如此进行使得第二抗蚀剂开口28a的宽度和长度被设置为至少大于氮化硅膜的开口24a几个微米。
由于这样形成的第二抗蚀剂开口28a具有大于氮化硅开口24a的第二抗蚀剂开口28a的宽度和长度，因此即使当第二抗蚀剂开口28a的定位被过度地从其预定的位置偏移时，氮化硅膜24也可以被用作蚀刻掩模，由此在形成对准标记的工艺期间减小了对准第二抗蚀剂膜28中的可能误差(或偏离)的效应。
(d)例如通过使用第二抗蚀剂膜28和氮化硅膜24作为掩模在氧化硅膜22和硅衬底2上进行比如各向异性蚀刻的蚀刻工艺，形成对准标记8(图2D)。
可以指出，通过蚀刻工艺目前形成的深度在100nm的量级，此前在步骤(b)期间注入的磷离子在对准标记8之下的区域中保留。
另外，因为如前所述在蚀刻工艺中氮化硅膜24被用作掩模，对准标记8可以形成于精确的位置，而不受可能由第二抗蚀剂膜28导致的对准误差的影响。
在形成对准标记8之后，去除第二抗蚀剂膜28和氮化硅膜24。
(e)去除氧化硅膜22之后，硅衬底2的表面经历热氧化工艺以形成厚度为约100nm的第二氧化硅膜14。
另外，在第二氧化硅膜14上形成用于形成LOCOS(硅的局部氧化)的掩模的厚度为约100nm的氮化硅膜32。
之后，在厚度为约100nm的氮化硅膜32上形成第二抗蚀剂膜34。第二抗蚀剂膜34备有在其上将形成LOCOS的区域上方的开口。使用第二抗蚀剂膜34作为掩模，去除在LOCOS形成区中的氮化硅膜32的部分。
(f)在去除第二抗蚀剂膜34之后，该结构的表面在1000℃下经历热氧化工艺持续两个小时以形成LOCOS氧化膜10，且随后去除氮化硅膜32。如此形成的LOCOS氧化膜10的厚度优选地在400和600nm之间的范围内。
(g)形成第三抗蚀剂膜36，其在硅衬底2上、在第二氧化硅膜14和LOCOS氧化膜14上在P阱形成区16上方具有开口。
使用第三抗蚀剂膜36作为掩模，在例如180keV加速电压和大致1.0×1013cm-2剂量的条件下将比如硼离子的P型杂质(图2G中用“Δ”标记所示的第二杂质)注入P阱形成区16中。
在去除第三抗蚀剂膜36之后，该结构在1200℃下经历热扩散工艺持续一小时以形成N阱区4和P阱区6。注入到N阱区4和P阱区6的离子被扩散到从衬底表面延伸到约2μm的深度的区域中。
另外，此前注入的磷离子保留在对准标记8下的区域中，在热扩散工艺期间还形成了杂质扩散区12。
由此，可以形成图1的具有双阱结构的半导体器件。
因为如在本实施例中的步骤(b)中所述的通过首先去除在对准标记形成区20上方的氮化硅膜24的部分从而形成对准标记8，且如在步骤(d)中所述使用氮化硅膜24作为掩模在氧化硅膜22和硅衬底2上进行蚀刻工艺，因此可以省去将杂质注入N阱形成区8中本来需要的对准步骤。
结果，可以将一般以高精确度进行的对准步骤的次数减小一次，由此还可以减小对准误差发生的可能性。
另外，因为在N阱形成区18上未形成LOCOS氧化膜，所以在覆盖N阱区4和P阱区6的硅衬底2的表面上没有产生台阶高度。结果，可以避免可能在栅电极形成期间发生的、在用于形成栅电极的对准观察期间在掩模上聚焦的困难以及在最终的测量中的相伴的误差。
另外，在将硼离子注入到P阱形成区16之前形成LOCOS氧化膜10。这对于防止预先注入P阱形成区16的硼离子被LOCOS氧化膜10汲取出来是有利的。
接下来，将根据本发明的另一实施例描述半导体器件的另一制造方法。
因为在本实施例中也采用了参考图2A到2D的步骤(a)到(d)的前述工艺，在这里简化了其细节。
另外，图2H到2J是图2A到2D的继续，用于描述根据本实施例的方法。另外，在以下的描述中的句段(h)到(j)将分别参考图2H到2J。
在这些附图中，从左到右大致被分为三个区域：P阱形成区16、N阱形成区18和对准标记形成区20。与图2A到2D相似的组件和元件被显示具有相同的数字表示。
(h)根据如参考图2A到2D的前述步骤(a)到(d)的相同的工艺，在硅衬底2上形成氧化硅膜22，且将磷离子(图2B中的“×”)注入N阱形成区18和对准标记形成区20，由此在对准标记形成区20中形成对准标记8。
形成第三抗蚀剂膜36，其具有在氧化硅膜22上在P阱形成区16上方的开口。
之后，使用第三抗蚀剂膜36作为掩模，在例如180keV加速电压和大致1.0×1013cm-2剂量的条件下将比如硼离子的P型杂质(图2H中的“Δ”标记)注入P阱形成区16中。
(i)在去除第三抗蚀剂膜36之后，该结构在1200℃下经历热扩散工艺持续一小时以形成N阱区4和P阱区6。注入到N阱区4和P阱区6的离子被扩散到从衬底表面延伸到约2μm的深度的区域中。
另外，此前注入的磷离子保留在对准标记8下的区域中，在热扩散工艺期间还形成了杂质扩散区12。
(j)在去除氧化硅膜22之后，通过热氧化在硅衬底2的表面上形成厚度为约100nm的氧化硅膜14。另外，在氧化硅膜14上形成厚度约100nm的氮化硅膜32。
随后，在具有约100nm的厚度的氮化硅膜32上形成抗蚀剂膜34。抗蚀剂膜34具有在LOCOS形成区上方的开口。使用抗蚀剂膜34作为掩模，去除在LOCOS形成区中的氮化硅膜32的部分。
之后，该结构的表面在1000℃下经历热氧化工艺持续两个小时以在LOCOS形成区中形成LOCOS氧化膜10，且随后形成氮化硅膜32。由此形成的LOCOS氧化膜10的厚度优选地在400和600nm之间的范围内。
由此，可以形成图1的具有双阱结构的半导体器件。
在本实施例中的步骤(h)期间在对准标记的位置中直接在硅衬底2的未覆盖的表面上形成第三抗蚀剂膜36。然而，可以可选地在硅衬底2上形成氧化膜38之后进行形成第三抗蚀剂膜36的该工艺，如图3A所示。
再或者，在形成第三抗蚀剂膜36之前，可以通过热扩散工艺在N阱形成区18中形成N阱区4，如图3B所示。在热扩散工艺期间，在对准标记的表面上形成氧化膜38。
通过在形成第三抗蚀剂膜36之前在上述的未覆盖区上形成氧化膜38，可以避免硅衬底2的污染。
顺便说一句，在形成氧化膜38之前，可以去除或可以不去除氧化硅膜22。
虽然在前述的实施例中，在注入到P阱形成区16之前，进行了用磷离子注入到N阱形成区18和对准标记形成区20，但是注入的方法不仅限于该方法。
例如，可以可替换地在步骤(b)期间执行该方法，从而将硼离子注入N阱形成区18和对准标记形成区20。在该情形，在对准标记8的正下方形成P型杂质扩散区12。
也在实施例中，第一和第二阱区假设为彼此不同的导电型。然而，这不旨在限制本发明，且可替换地，导电型可以可以在两个阱区中相同。
虽然基于形成双阱结构的半导体器件的形成方法已经描述了几个实例，本方法还可以应用于在单个半导体衬底上具有三个或更多阱的器件，特别用于共享一个氮化硅的蚀刻选择膜以形成这些阱。
另外，虽然在实施例中，在步骤(b)期间将磷离子注入比形成对准标记8的深度更深的区域中(图2D)，这不旨在限制本发明的方法。即，第一杂质离子可以可替换地被注入到具有比对准标记8的底部更小的深度的区域中，如图4A所示。
在该情形，在形成对准标记8之后，没有第一杂质离子保留在直接在对准标记8下的区域中，因此在如图4B所示的热扩散工艺之后没有形成杂质扩散区。
另外，虽然在实施例中，形成第三抗蚀剂膜36来遮掩对准标记形成区20和N阱形成区18，但是膜36可以可替换地形成至少具有在P阱形成区16上方的开口且遮掩N阱形成区18，即具有在对准标记形成区20上方的开口。
另外，虽然在实施例中，形成第二抗蚀剂膜28以遮掩第二阱形成区16，但是膜28可以可替换地形成以不遮掩第二阱形成区16。在该情形，氮化硅膜24在形成对准标记的工艺期间用作掩模。
另外，应注意到仅为了示例的目的引用了前述的双阱结构，而且可以可替换地设想其它结构的实施例，其中N阱4、P阱6和对准标记8采取不同于那些上述的结构。
从包括所公开的实例的以上描述而显见的是，本发明的方法和装置可以提供优于现有方法和器件的几个优点。
例如，因为本发明前述的结构和用于形成选择性蚀刻膜、形成在对准标记形成区上方的开口、形成用以至少遮掩第一阱形成区和对准标记的第二抗蚀剂膜的步骤的顺序；可以省去定位第一阱的步骤，这与相对于对准标记定位第一和第二阱形成区相比更具优势。
另外，因为第二抗蚀剂膜上的开口形成得大于选择性蚀刻膜上的开口，以用作形成对准标记的掩模，所以在形成对准标记的工艺期间可以减小对准第二抗蚀剂膜中的误差的效应，可以将以高准确度执行的对准步骤的次数减少一次，且还可以减小对准误差发生的可能性。
另外，因为与利用LOCOS氧化膜的现有方法相比，不需要在第一N阱上的LOCOS氧化膜，所以在覆盖第一和第二阱区的表面上没有产生台阶高度。
另外，通过形成在硅衬底和氮化硅膜之间夹置的氧化硅膜，可以避免由氮化硅膜对硅衬底造成的应力损伤。
另外，如在步骤(d)之后通过前述的热氧化步骤所进行的，可以通过在对准标记的表面上形成氧化硅膜，从而避免可能由直接设置比如抗蚀剂膜的上方的膜导致的污染。
可替换地，在将第一掺杂剂注入到第一阱形成区之后，通过与形成第一阱同时的热扩散工艺，可以形成对准标记的表面上的氧化膜。
另外，在硼注入之前，通过形成LOCOS氧化膜，在至少包括第一阱形成区和第二阱形成区之间的边界的LOCOS形成区中，可以克服具体而言比如硼离子的第二掺杂剂被LOCOS氧化膜汲取出第二阱形成区的困难。
另外，根据前述的步骤适当地形成了本发明的半导体器件，其在单个半导体衬底上至少包括两种阱和对准标记，其中对准标记形成于不同于两种阱的区域中。
另外，可以以改进的对准精确度形成半导体器件，同时避免在阱之间产生台阶高度。
虽然已经结合方法和装置的优选的实施例描述了本发明，但是可以理解其不旨在将本发明限制在包括材料、组件和结构的实施例中。相反，其旨在覆盖那些落在权利要求的范围内的修改或变化。
本申请要求于2005年3月10日在日本专利局提交的日本专利申请No.2005-68267的优先权，其全部内容引入于此作为参考。

Claims (18)

1、一种用于形成在单个半导体衬底上包括两种阱的半导体器件的方法，所述方法包括的步骤为：
a.提供半导体衬底，所述半导体衬底在其上包括对准标记形成区、第一阱形成区、和第二阱形成区；
在所述半导体衬底上形成选择性蚀刻膜；
在其上进一步形成第一抗蚀剂膜，所述第一抗蚀剂膜具有位于所述对准标记形成区以及所述第一阱形成区上方的开口并遮掩所述第二阱形成区；以及
利用所述第一抗蚀剂膜作为掩模，选择性地去除在所述对准标记形成区和所述第一阱形成区上方的部分的所述选择性蚀刻膜；
b.利用所述第一抗蚀剂膜作为掩模，用第一掺杂剂注入所述对准标记形成区和所述第一阱形成区；
c.去除所述第一抗蚀剂膜；以及
形成第二抗蚀剂膜，遮掩在所述选择性蚀刻膜上的所述第一阱形成区，所述第二抗蚀剂膜在所述对准标记形成区上方所具有的开口大于所述选择性蚀刻膜在同一区域上方的所述开口；
d.利用所述第二抗蚀剂膜和所述选择性蚀刻膜作为掩模，去除部分的所述半导体衬底以形成所述对准标记；以及
然后去除所述第二抗蚀剂膜和所述选择性蚀刻膜；
e.形成具有在所述第二阱形成区上方的开口的第三抗蚀剂膜，所述第三抗蚀剂膜遮掩所述第一阱形成区；
f.利用所述第三抗蚀剂膜作为掩模，用第二掺杂剂注入所述第二阱形成区；以及
去除所述第三抗蚀剂膜；以及
g.进行热扩散工艺以分别在所述第一阱形成区和所述第二阱形成区上形成第一阱和第二阱。
2、根据权利要求1所述的方法，其中所述半导体衬底包括硅且所述选择性蚀刻膜包括氮化硅。
3、根据权利要求1所述的方法，其中所述选择性蚀刻膜形成于所述半导体衬底上，在所述选择性蚀刻膜和所述半导体衬底之间夹置有氧化硅膜。
4、根据权利要求1所述的方法，在所述步骤d之后且在所述步骤e之前还包括在所述对准标记的表面上形成氧化硅膜的步骤。
5、根据权利要求4所述的方法，其中在所述形成氧化硅膜的步骤中使用热处理工艺，且其中在所述热处理工艺期间通过热扩散所述第一掺杂剂，在所述第一阱形成区中形成所述第一阱。
6、根据权利要求1所述的方法，在所述步骤d之后且在所述步骤e之前还包括以下步骤：
在所述半导体衬底上形成LOCOS形成掩模，所述掩模具有在LOCOS形成区上方的开口，在所述LOCOS形成掩模和所述半导体衬底之间夹置有氧化硅膜，所述LOCOS形成区至少包括在所述第一阱形成区和所述第二阱形成区之间的边界；
进行热处理以在所述LOCOS形成区中形成LOCOS氧化膜；以及
去除所述LOCOS形成掩模。
7、根据权利要求1所述的方法，其中所述第二掺杂剂是硼。
8、根据权利要求1所述的方法，在所述步骤g之后还包括的步骤为：
在至少包括在所述第一阱形成区和所述第二阱形成区之间的边界的区域中形成LOCOS氧化膜。
9、根据权利要求1所述的方法，其中所述选择性蚀刻膜由相对于所述半导体衬底具有高选择性蚀刻比的材料形成。
10、根据权利要求2所述的方法，在所述步骤d之后且在所述步骤e之前还包括在所述对准标记的表面上形成氧化硅膜的步骤。
11、根据权利要求2所述的方法，在所述步骤d之后且在所述步骤e之前还包括以下步骤：
在所述半导体衬底上形成LOCOS形成掩模，所述掩模具有在LOCOS形成区上方的开口，在所述LOCOS形成掩模和所述半导体衬底之间具有氧化硅膜，所述LOCOS形成区至少包括在所述第一阱形成区和所述第二阱形成区之间的边界；
进行热处理以在所述LOCOS形成区中形成LOCOS氧化膜；以及
去除所述LOCOS形成掩模。
12、根据权利要求2所述的方法，在所述步骤g之后还包括的步骤为：
在至少包括在所述第一阱形成区和所述第二阱形成区之间的边界的区域中形成LOCOS氧化膜。
13、根据权利要求3所述的方法，在所述步骤d之后且在所述步骤e之前还包括在所述对准标记的表面上形成氧化硅膜的步骤。
14、根据权利要求3所述的方法，在所述步骤d之后且在所述步骤e之前还包括以下步骤：
在所述半导体衬底上形成LOCOS形成掩模，所述掩模具有在LOCOS形成区上方的开口，在所述LOCOS形成掩模和所述半导体衬底之间具有氧化硅膜，所述LOCOS形成区至少包括在所述第一阱形成区和所述第二阱形成区之间的边界；
进行热处理以在所述LOCOS形成区中形成LOCOS氧化膜；以及
去除所述LOCOS形成掩模。
15、根据权利要求3所述的方法，在所述步骤g之后还包括的步骤为：
在至少包括在所述第一阱形成区和所述第二阱形成区之间的边界的区域中形成LOCOS氧化膜。
16、根据权利要求1所述的方法，还包括在所述对准标记下形成掺杂剂扩散区，其中所述掺杂剂扩散区具有大于所述掺杂剂扩散区的周围区域的第二浓度的第一浓度。
17、一种在单个半导体衬底上包括至少两种阱和对准标记的半导体器件，所述半导体器件通过权利要求1所述的方法形成。
18、根据权利要求17所述的半导体器件，其中在所述对准标记下形成掺杂剂扩散区，且所述掺杂剂扩散区具有大于所述掺杂剂扩散区的周围区域的第二浓度的第一浓度。
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