CN1303127A - 非易失性半导体存储器及其制造方法 - Google Patents

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坂本治
辻直树
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Abstract

提供一种可进行正确的存储单元的读出、适合于高集成化、制造成品率高的非易失性半导体存储器。本发明是一种非易失性半导体存储器的制造方法,其中,在被槽分离区夹住的半导体衬底的表面上形成源区和漏区,在被该源区和该漏区夹住的沟道区上经隧道膜形成浮栅电极,该方法包括下述工序:形成其上端从该半导体衬底的表面突出的至少2个槽分离区的分离工序;形成该源区和该漏区的源/漏区形成工序;以及在该源/漏区形成工序后形成该浮栅电极的栅电极形成工序。

Description

非易失性半导体存储器及其制造方法
本发明涉及非易失性半导体存储器，特别是涉及使用槽分离区以自对准的方式形成了浮栅电极的非易失性半导体存储器及其制造方法。
图16至图18中示出现有的非易失性半导体存储器的制造方法。
如图16(a)中所示，首先，使用一般的方法，在硅半导体衬底1的主表面上形成线状的槽分离区2。接着，对半导体衬底1的表面进行氧化，形成由氧化硅构成的隧道膜3。接着，淀积多晶硅层，使用光刻技术形成浮栅电极4。在与槽分离区2相同的方向上以线状形成浮栅电极4。其次，注入N型的离子，与槽分离区2平行地形成N-扩散层5。
其次，如图16(b)中所示，在半导体衬底1的整个面上淀积由氧化硅构成的绝缘膜。接着，对绝缘膜进行刻蚀，在浮栅电极4的侧壁上留下绝缘膜，形成侧衬垫6。接着，利用离子注入，与槽分离区2平行地形成N+扩散层7。
其次，如图16(c)中所示，在半导体衬底1的整个面上淀积厚膜绝缘膜8’。厚膜绝缘膜8’的膜厚约为5000-8000_。
其次，如图17(d)中所示，使用CMP法，除去厚膜绝缘膜8’，直到露出浮栅电极4的表面为止，形成平坦化膜8。
其次，如图17(e)中所示，为了形成翅型浮栅电极9，淀积多晶硅层，接着，对多晶硅层进行加工，形成翅型浮栅电极9。在与浮栅电极4相同的方向上以线状形成翅型浮栅电极9。
其次，如图17(f)中所示，在翅型浮栅电极9和平坦化膜8上形成多晶硅间绝缘膜10。例如使用氧化硅膜/氮化硅膜/氧化硅膜的层叠膜(ONO膜)或氧化硅膜/氮化硅膜/氧化硅膜/氮化硅膜的层叠膜(ONON膜)作为多晶硅间绝缘膜10。
其次，在多晶硅间绝缘膜10上淀积导电膜/绝缘膜这2层膜11。
其后，如图18(g)中所示，在字线的区域上留下2层膜，将其作为控制电极11。另一方面，在字线以外的区域上，如图18(h)中所示，除去2层膜11。
再者，在字线以外的区域上，如图18(i)中所示，除去多晶硅间绝缘膜10、翅型浮栅电极9、浮栅电极4。
通过以上的工序，完成图19中示出的非易失性半导体存储器。图19(a)是非易失性半导体存储器的俯视图。此外，图19(b)是字线的区域中的剖面图(A-A的剖面图)，图19(c)是字线以外的区域中的剖面图(B-B的剖面图)。
在图19中示出的非易失性半导体存储器中，N-扩散层5和N+扩散层7与槽分离区2平行地被形成，形成了存储单元的源/漏区。将这样的源区、漏区称为源线、漏线，将这两者合起来称为位线。此外，控制电极11与槽分离区2正交地被设置，被称为字线。
图20中示出这样的非易失性半导体存储器的等效电路图。
在这样的等效电路图中，在n个存储单元中的第1个至第n-1个存储单元被写入的状态下，在只有第n个存储单元处于擦除状态的情况下，在读出第n个存储单元时，例如，如图20中所示，必须对漏线施加约1V、对源线施加0V、对半导体衬底施加0V、对第1至第n-1条字线施加0V、对第n条字线施加约5V的电压。
但是，在这样的非易失性半导体存储器中，因光刻的精度的缘故，也有浮栅电极4偏离2个槽分离区2的中央而被形成的情况。即，虽然在形成了2个槽分离区2后相对于2个槽分离区2进行掩模重合、在2个槽分离区2的中央形成浮栅电极4，但因光刻的精度的缘故，也有浮栅电极4偏离中央的情况。
因而，在图19(b)中，在偏向右侧的槽分离区2形成了浮栅电极4的情况下，右侧的N-扩散层5和N+扩散层7的宽度变窄，另一方面，左侧的N-扩散层5和N+扩散层7的宽度变宽。其结果，右侧的漏线的电阻值变得比左侧的源线的电阻值高。
这样，在漏线的电阻值高的情况下，由于因漏线的电阻的缘故产生电压降，故即使对漏线施加1V的电压，1V的电压也施加不到第n个存储单元的漏上。其结果，在存储单元处于擦除状态下，在第n个存储单元中只流过比应流过第n个存储单元的电流Iread小的电流，也有错误地判定第n个存储单元处于写入状态的情况。
此外，如果考虑浮栅电极4偏离2个槽分离区2的中央而被形成、源线或漏线的电阻值变高的情况，则必须将槽分离区2的间隔定为光刻工序的最小解像度F的3倍以上。因此，如图19(a)中所示，单位存储单元20在纵向上最小为2F、在横向上最小为4F，其面积不能比8F2小。
再者，如图18(i)中所示，在对字线以外的区域的浮栅电极4进行干法刻蚀时，在成为侧衬垫6的影子的部分上留下刻蚀残渣12，也有相邻的存储单元的浮栅电极4间发生电短路的情况。
因此，本发明的第1个目的在于提供一种在槽分离区2的中央形成浮栅电极4且能正确地检测出存储单元的写入/擦除的信息的非易失性半导体存储器。
此外，本发明的第2个目的在于提供一种使单位存储单元的面积比8F2小且提高了集成度的非易失性半导体存储器。
再者，本发明的第3个目的在于提供一种在侧衬垫6的侧壁上不留下刻蚀残渣12且防止了存储单元间的短路的非易失性半导体存储器。
本发明是一种非易失性半导体存储器的制造方法，其中，在被槽分离区夹住的半导体衬底的表面上形成源区和漏区，在被该源区和该漏区夹住的沟道区上经隧道膜形成浮栅电极，其特征在于，包括下述工序：形成其上端从该半导体衬底的表面突出的至少2个槽分离区的工序；形成该源区和该漏区的源/漏区形成工序；以及在该源/漏区形成工序后形成该浮栅电极的栅电极形成工序。
这样，通过在源/漏区形成工序后形成浮栅电极，可使浮栅电极在槽分离区的中央被形成，可使源区与漏区的宽度相等。由此，源区与漏区的电阻值相等，可防止存储单元的存储内容的读出错误。
此外，本发明是一种非易失性半导体存储器的制造方法，其中，上述源/漏区形成工序包括下述工序：在设置了上述槽分离区的上述半导体衬底的整个面上形成包含导电性杂质的氧化膜的工序；对该氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该氧化膜从而成为侧衬垫的工序；以及使该侧衬垫中包含的该导电性杂质扩散到该侧衬垫的下部的该半导体衬底中、形成与该槽分离区邻接的扩散区、从而使该扩散区成为该源区或该漏区的工序。
这样，通过使用以自对准的方式形成的侧衬垫来形成源/漏区，可在槽分离区的中央形成浮栅电极。
此外，本发明是一种非易失性半导体存储器的制造方法，其中，上述源/漏区形成工序包括下述工序：在设置了上述槽分离区的上述半导体衬底的整个面上形成包含导电性杂质的第1氧化膜的工序；对该第1氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该第1氧化膜从而成为第1侧衬垫的工序；在该半导体衬底的整个面上形成包含其浓度比该第1侧衬垫的浓度低的导电性杂质的第2氧化膜的工序；对该第2氧化膜进行刻蚀、以自对准的方式在该第1侧衬垫的侧壁上留下该第2氧化膜从而成为第2侧衬垫的工序；以及使该第1侧衬垫和该第2侧衬垫中包含的该导电性杂质扩散到该第1侧衬垫和该第2侧衬垫的下部的该半导体衬底中、形成与该槽分离区邻接的高浓度扩散区和与该高浓度扩散区邻接的低浓度扩散区、从而形成由该高浓度扩散区和该低浓度扩散区构成的该源区或该漏区的工序。
通过使用这样的制造方法，可在槽分离区的中央形成浮栅电极。
再者，通过使用这样的制造方法，可将存储单元作成LDD结构，可得到稳定性高的存储单元。
此外，本发明是一种非易失性半导体存储器的制造方法，其中，上述源/漏区形成工序包括下述工序：将第1导电型杂质注入到被上述槽分离区夹住的上述半导体衬底的表面中、形成第1导电性区的工序；在上述半导体衬底的整个面上形成氧化膜的工序；对该氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该氧化膜从而成为侧衬垫的工序；以及将该侧衬垫作为注入掩模、将第2导电型杂质注入到该半导体衬底中、使注入了第2导电型杂质的该第1导电性区成为第2导电型的上述沟道区，使以夹住该沟道区的方式留下的该第1导电性区成为该源区或该漏区的工序。
这样，通过使用以自对准的方式形成的侧衬垫来形成源/漏区，可在槽分离区的中央形成浮栅电极。
此外，本发明是一种非易失性半导体存储器的制造方法，其中，上述源/漏区形成工序包括下述工序：将第1导电型杂质注入到被上述槽分离区夹住的上述半导体衬底的表面中、形成第1导电性区的工序；在上述半导体衬底的整个面上形成第1氧化膜的工序；对该第1氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该第1氧化膜从而成为第1侧衬垫的工序；将该第1侧衬垫作为注入掩模、将第2导电型杂质注入到该半导体衬底中、使注入了该第2导电型杂质的该第1导电性区成为其杂质浓度比该第1导电性区的该第1导电型杂质浓度低的第2导电性区的工序；在该半导体衬底的整个面上形成第2氧化膜的工序；对该第2氧化膜进行刻蚀、以自对准的方式在该第1侧衬垫的侧壁上留下该第2氧化膜从而成为第2侧衬垫的工序；以及将该第2侧衬垫作为注入掩模、将第2导电型杂质注入到该半导体衬底中、使注入了该第2导电型杂质的该第2导电性区成为第2导电型的上述沟道区，使以夹住该沟道区的方式留下的该第1导电性区和该第2导电性区成为该源区或该漏区的工序。
通过使用这样的制造方法，可在槽分离区的中央形成浮栅电极。
再者，通过使用这样的制造方法，可将存储单元作成LDD结构，可得到稳定性高的存储单元。
上述氧化膜的膜厚最好为在该制造方法中使用的光刻法的最小解像度F的大致4分之1。
所以，能实现存储单元的小型化。
上述氧化膜的膜厚最好为上述浮栅电极的栅长的大致4分之1。
所以，能实现存储单元的小型化。
此外，本发明是一种非易失性半导体存储器的制造方法，其中，上述源/漏区形成工序是以自对准的方式在上述槽分离区的侧壁上形成侧衬垫、使该侧衬垫的下部的上述半导体衬底成为该源区或该漏区的工序，上述栅电极形成工序是在被该源区和该漏区夹住的该半导体衬底上层叠隧道膜和多晶硅层的工序。
通过使用这样的制造方法，可在槽分离区的中央形成浮栅电极。
上述隧道膜可以是氮化氧化膜。
也在上述侧衬垫上形成上述多晶硅层。
利用这样的结构，可减小单位存储单元的面积，而不会减小浮栅电极与控制栅电极的相对面积。
此外，本发明是一种非易失性半导体存储器的制造方法，其中，上述分离工序包括下述工序：在上述半导体衬底上形成包含下敷氧化膜和氮化硅膜的多层膜、使该多层膜的膜厚比制造方法中使用的光刻法的最小解像度F大的工序；在该多层膜上形成到达该半导体衬底的开口部的工序；用填埋氧化膜填埋该开口部的工序；以及除去该多层膜、使该填埋氧化膜从该半导体衬底的表面突出、成为槽分离区的工序。
通过使用这样的方法，可使槽分离区的高度比最小解像度F大。因而，在侧衬垫上也形成了浮栅电极的情况下，一边可使浮栅电极与控制栅电极的相对面积为3F2以上，一边可减小单位存储单元的面积。
此外，本发明也是一种非易失性半导体存储器的制造方法，其中，上述分离工序包括下述工序：在上述半导体衬底上形成包含下敷氧化膜和氮化硅膜的多层膜、使该多层膜的膜厚比上述浮栅电极的栅长大的工序；在该多层膜上形成到达该半导体衬底的开口部的工序；用填埋氧化膜填埋该开口部的工序；以及除去该多层膜、使该填埋氧化膜从该半导体衬底的表面突出、成为槽分离区的工序。
通过使用这样的方法，可使槽分离区的高度比浮栅电极的栅长大。因而，在侧衬垫上也形成了浮栅电极的情况下，一边可使浮栅电极与控制栅电极的相对面积为3F2以上，一边可减小单位存储单元的面积。
上述分离工序是使上述槽分离区间的距离成为在该制造方法中使用的光刻法的最小解像度F的大致2倍的工序。
在与本发明有关的制造方法中，由于以自对准的方式在槽分离区的中央形成浮栅电极，故可使槽分离区的间隔变窄。由此，可使基本存储单元的面积成为6F2。
上述分离工序是使上述槽分离区间的距离成为上述栅电极的栅长的大致2倍的工序。
在与本发明有关的制造方法中，由于以自对准的方式在槽分离区的中央形成浮栅电极，故可使槽分离区的间隔变窄。
此外，本发明是一种非易失性半导体存储器，其中，在被槽分离区夹住的半导体衬底的表面上形成源区和漏区，在被该源区和该漏区夹住的沟道区上经隧道膜形成浮栅电极，其特征在于，具备：该半导体衬底；在该半导体衬底上大致平行地形成的、其上端从该半导体衬底的表面突出的至少2个槽分离区；以自对准的方式在沿该槽分离区的侧壁的该半导体衬底上形成的侧衬垫；在该半导体衬底的被该侧衬垫覆盖的区域上形成的该源区或该漏区；被该源区与该漏区夹住的沟道区；以及在该沟道区上经隧道膜形成的浮栅电极。
在这样的非易失性半导体存储器中，在槽分离区的中央形成浮栅电极，可使源布线、漏布线的电阻值相等。由此，可防止存储单元的存储内容的读出错误。
此外，由于以自对准的方式在槽分离区的中央形成浮栅电极，故可减小槽分离区的间隔，可减小单位存储单元的面积。
上述源区和上述漏区最好是使上述侧衬垫中包含的杂质扩散到上述半导体衬底中、以自对准的方式在该侧衬垫的下方形成的区域。
在这样的结构中，使源区与漏区的宽度相等，而且，可在在槽分离区的中央形成浮栅电极。
上述源区和上述漏区最好在使用了上述侧衬垫为掩模的离子注入中、将被该侧衬垫覆盖的上述半导体衬底作为该源区和该漏区而构成。
在这样的结构中，使源区与漏区的宽度相等，而且，可在在槽分离区的中央形成浮栅电极。
上述源区和上述漏区可由沿上述槽分离区的第1区和其杂质浓度比该第1区的杂质浓度低的第2区构成。
可将存储单元作成LDD结构，可得到稳定性高的存储单元。
上述隧道膜的膜厚在膜内大致为恒定。
在这样的结构中，不发生隧道膜的变薄，膜厚为恒定。由此，可防止在隧道膜变得薄膜化的部分中发生的电场集中。
上述侧衬垫的宽度大致为恒定。
在这样的结构中，由于以自对准的方式形成侧衬垫，故其宽度大致为恒定。
上述源区与上述漏区的宽度大致相同。在以这一点为特征的结构中，由于以自对准的方式形成源区和漏区，故其宽度大致相同。
上述槽分离区的间隔为在上述非易失性半导体存储器的制造中使用的光刻法的最小解像度F的大致2倍。
在这样的结构中，由于以自对准的方式形成源区，故可减小制造工艺的容限。因而，可使槽分离区的间隔减小到光刻法的最小解像度F的大致2倍。
上述槽分离区的间隔为上述浮栅电极的栅长的大致2倍。
在这样的结构中，由于以自对准的方式形成源区等，故可减小制造工艺的容限。因而，可使槽分离区的间隔减小到浮栅电极的栅长的大致2倍。
从上述半导体衬底突出的上述槽分离区的高度与在上述非易失性半导体存储器的制造中使用的光刻工序中能形成的最小解像度F大致相同。
在这样的结构中，一边可使浮栅电极与控制栅电极的相对面积成为3F2以上，一边可减小单位存储单元的面积。
从上述半导体衬底突出的上述槽分离区的高度与上述浮栅电极的栅长大致相同。
在这样的结构中，一边可使浮栅电极与控制栅电极的相对面积为3F2以上，一边可减小单位存储单元的面积。
将上述浮栅电极形成为覆盖上述侧衬垫的侧壁。
在这样的结构中，一边可使浮栅电极与控制栅电极的相对面积为3F2以上，一边可减小单位存储单元的面积。
图1是与本发明的实施例1有关的非易失性半导体存储器的制造工序的剖面图。
图2是与本发明的实施例1有关的非易失性半导体存储器的制造工序的剖面图。
图3是与本发明的实施例1有关的非易失性半导体存储器的制造工序的剖面图。
图4是与本发明的实施例1有关的非易失性半导体存储器的制造工序的剖面图。
图5是与本发明的实施例1有关的非易失性半导体存储器的制造工序的剖面图。
图6(a)是与本发明的实施例1有关的非易失性半导体存储器的俯视图。(b)是图6(a)的A-A的剖面图。(c)是图6(a)的B-B的剖面图。
图7是与本发明的实施例1有关的存储单元的剖面图。
图8是与本发明的实施例1有关的存储单元的栅电压Vg与源/漏电流Ids的关系。
图9是与本发明的实施例1有关的存储单元的等效电路图。
图10是与本发明的实施例2有关的非易失性半导体存储器的制造工序的剖面图。
图11是与本发明的实施例2有关的非易失性半导体存储器的制造工序的剖面图。
图12是与本发明的实施例2有关的非易失性半导体存储器的制造工序的剖面图。
图13是与本发明的实施例2有关的非易失性半导体存储器的制造工序的剖面图。
图14是与本发明的实施例2有关的非易失性半导体存储器的制造工序的剖面图。
图15(a)是与本发明的实施例2有关的非易失性半导体存储器的俯视图。(b)是图15(a)的A-A的剖面图。(c)是图15(a)的B-B的剖面图。
图16是现有的非易失性半导体存储器的制造工序的剖面图。
图17是现有的非易失性半导体存储器的制造工序的剖面图。
图18是现有的非易失性半导体存储器的制造工序的剖面图。
图19(a)是与本发明的实施例1有关的非易失性半导体存储器的俯视图。(b)是图19(a)的A-A的剖面图。(c)是图19(a)的B-B的剖面图。
图20是现有的非易失性半导体存储器的等效电路图。
实施例1
使用图1至图6说明与本发明的实施例1有关的非易失性半导体存储器的制造方法。
首先，如图1(a)中所示，使用热氧化法，对硅的半导体衬底301的主表面进行氧化，形成膜厚约为250_的下敷氧化膜312。接着，利用LPCVD法，淀积氮化硅膜313。此时，使由下敷氧化膜312和氮化硅膜313构成的多层膜的膜厚比该非易失性半导体存储器的制造中使用的光刻法中的最小解像度F厚。通常，光刻法中的最小解像度F约为所制造的半导体存储器的存储单元晶体管的栅长。
在此，所谓最小解像度F，指的是利用与本实施例有关的非易失性半导体存储器的制造工序能在半导体衬底301上形成的最小线宽。
其次，使用光刻法和干法刻蚀技术，对氮化硅膜313、下敷氧化膜312、半导体衬底301进行刻蚀。由此，开出约2F的间隔，形成宽度约为F的槽分离用沟314。其后，除去作为刻蚀的掩模使用的光致抗蚀剂。
再有，作为其它槽分离区的形成方法，还有下述方法：利用热氧化法，对半导体衬底301的主表面进行氧化，在形成膜厚约为250_的下敷氧化膜312之后，利用LPCVD法淀积多晶硅膜，再利用LPCVD法，淀积氮化硅膜313。此时，使由下敷氧化膜312、多晶硅膜、氮化硅膜313构成的多层膜的膜厚比最小解像度F厚。即使在淀积了下敷氧化膜312后，如果直接在将来成为沟道区的区域上淀积应力强的氮化硅膜313，则也有在沟道区中留下损伤的可能性。因而，在该方法中，在下敷氧化膜312与氮化硅膜313之间夹住多晶硅膜作为缓冲层，减少了在沟道区中发生的损伤。一般将用这样的方法形成的槽分离区称为多晶硅缓冲槽分离区。
其次，如图1(b)中所示，形成厚膜氧化膜315，使其完全填埋槽分离用沟314。例如可使用由将硅烷气体作为原料气体的LPCVD法形成的高温氧化膜、或由将TEOS气体作为原料气体的LPCVD法形成的TEOS氧化膜、或由高密度等离子CVD法形成的HDP-SiO2膜等作为厚膜氧化膜315。
图1(b)是填埋了高温氧化膜或TEOS氧化膜的情况。再有，在填埋了HDP-SiO2膜的情况下，可防止在利用LPCVD法形成的氧化膜中在槽分离区的中央容易发生的凹陷。由此，浮栅电极或控制栅电极的刻蚀变得容易。
其次，如图1(c)中所示，例如利用CMP法，除去不需要的厚膜氧化膜315，直到露出氮化硅膜313的表面为止。在CMP法中，虽然氧化膜被抛光，但由于氮化膜几乎不被抛光，故在氮化硅膜313的表面已露出的时刻，停止抛光。其结果，从半导体衬底301的表面到槽分离区302的上端为止的高度比最小解像度F高。
其次，如图2(d)中所示，利用热磷酸液除去不需要的氮化硅膜313，接着，利用氢氟酸溶液除去不需要的下敷氧化膜312。
在此，在使用了高温氧化膜或TEOS氧化膜等的情况下，半导体衬底301的背面上也淀积了厚膜氧化膜315。在这样的情况下，与半导体衬底301的主表面上的不需要的氮化硅膜313一起除去淀积在半导体衬底301的背面上的不需要的氮化硅膜。
具体地说，在利用CMP法使氮化硅膜313的表面露出后，在半导体衬底301的主表面上涂敷光致抗蚀剂，利用这样的光致抗蚀剂一边保护半导体衬底301的主表面，一边利用氢氟酸溶液除去淀积在半导体衬底301的背面上的高温氧化膜或TEOS氧化膜。接着，除去光致抗蚀剂，利用热磷酸液同时除去半导体衬底301的主表面上的不需要的氮化硅膜313和半导体衬底301的背面的不需要的氮化硅膜。
这是因为，如果按原样留下半导体衬底301的背面的不需要的氮化硅膜，则由于氮化硅膜的应力的缘故，半导体衬底301产生大的翘曲(例如，约为60～80μm)，由此，在半导体衬底301的表面上发生结晶缺陷等，使非易失性半导体存储器的可靠性下降。
另一方面，在用HDP-SiO2膜形成厚膜氧化膜315的情况下，在半导体衬底301的背面上不形成不需要的厚膜氧化膜315。在这样的情况下，由于在半导体衬底301的背面形成的氮化硅膜313露出，故在除去半导体衬底301的表面上的不需要的氮化硅膜313的同时，也除去半导体衬底301的背面的不需要的氮化硅膜。
此外，在半导体衬底301的主表面上淀积了下敷氧化膜312、多晶硅膜、氮化硅膜313的情况下，在不需要的氮化硅膜313、不需要的多晶硅膜的除去方法中，利用干法刻蚀法除去不需要的多晶硅膜。这样的干法刻蚀希望是物理、化学的损伤少的多晶硅干法刻蚀法。这是为了对将来成为沟道区的半导体衬底301的刻蚀损伤少。
再有，当然可将多晶硅膜浸到氨双氧水(NH4OH/H2O2)溶液中将其除去。按照该方法，没有物理、化学的损伤，此外，由于有下敷氧化膜312，故也没有因氨双氧水引起的对半导体衬底301的化学的损伤。
其次，如图2(e)中所示，使用LPCVD法，以约F/4的膜厚淀积包含约1×1021/cm3的磷或砷的N型杂质的高浓度氧化膜303。接着，使用干法回刻(etchback)技术，进行干法回刻，使半导体衬底301表面上的高浓度氧化膜303的膜厚约为100_，形成侧衬垫。
其次，如图2(f)中所示，用氢氟酸溶液除去在半导体衬底301上以约100_的膜厚留下的高浓度氧化膜303。此时，由于所除去的高浓度氧化膜303的膜厚薄到约100_，故侧衬垫几乎不被刻蚀，保持了原来的形状。
之所以以约100_的膜厚在半导体衬底301上留下高浓度氧化膜303、其后用氢氟酸溶液除去留下的高浓度氧化膜303的原因是，如果利用干法回刻法在不留下半导体衬底301上的高浓度氧化膜303的情况下进行干法回刻，则在成为沟道区的半导体衬底301的表面上产生刻蚀损伤，发生结晶缺陷或界面能级。
其次，如图3(g)中所示，例如使用LPCVD法，以约F/4的膜厚淀积包含约1×1019/cm3的磷或砷的N型杂质的低浓度氧化膜305。
其次，如图3(h)中所示，利用与图2(f)相同的工序，除去在半导体衬底301上留下的低浓度氧化膜305，形成低浓度氧化膜305的侧衬垫。
其次，如图3(i)中所示，利用热氧化法，对将来成为沟道区的部分的半导体衬底301进行氧化，形成约200_的牺牲氧化膜316。其后，在氮气的气氛中，进行温度约900～1000℃、时间约30分～1小时的退火。由此，浓度高的N型杂质从高浓度氧化膜303的侧衬垫扩散到半导体衬底301中，在侧衬垫的下部形成N+扩散层304。另一方面，浓度低的N型杂质从低浓度氧化膜305的侧衬垫扩散到半导体衬底301中，在侧衬垫的下部形成N-扩散层306。
其结果，在图3(i)的右侧的槽分离区302的左侧形成的N+扩散层304和N-扩散层306成为漏线(漏区)，在左侧的槽分离区302的右侧形成的N+扩散层304和N-扩散层306成为源线(源区)。
再有，当然也可将在右侧的槽分离区302的左侧形成的N+扩散层304和N-扩散层306定为源线，将在左侧的槽分离区302的右侧形成的N+扩散层304和N-扩散层306定为漏线。
在此，重要的是，由于侧衬垫以自对准的方式被形成，故在各槽分离区302的侧壁上被形成的侧衬垫的宽度大体相等。因此，使侧衬垫中的杂质扩散而形成的高浓度氧化膜303、低浓度氧化膜305的宽度也分别大体相等。因而，漏线与源线的宽度、进而是电阻值也相等。
再有，所谓侧衬垫的宽度，指的是与半导体衬底301的表面邻接的侧衬垫的栅长方向的长度。
此外，由于侧衬垫以自对准的方式被形成，故具有夹住沟道区305的对称的形状。
在此，在与本实施例有关的结构中，漏线与源线的电阻值大体相等。因此，在读出与图20中示出的1组漏线和源线并列地连接的n个存储单元的第m个的擦除状态的存储单元的情况下，可防止如现有的结构那样的因漏线的电阻值高引起的第m个存储单元的误读取。
其次，利用离子注入法，对半导体衬底301进行决定存储单元的阈值电压(UV-Vth)的沟道剂量注入。具体地说，以高浓度氧化膜303的侧衬垫、低浓度氧化膜305的侧衬垫、槽分离区302为掩模，通过牺牲氧化膜316在半导体衬底301中注入离子317，形成沟道剂量注入区307。
离子317的注入是这样来进行的：例如将硼等的P型杂质以注入能量：约30KeV、注入量：1×1013/cm2来注入。
在此，之所以通过牺牲氧化膜316进行沟道剂量注入，是因为，如果不设置牺牲氧化膜316而在保持露出半导体衬底301表面的原样下进行离子注入，则损伤进入半导体衬底301的表面。这样的损伤成为在半导体衬底301中发生结晶缺陷或界面能级的原因。
其次，如图4(j)中所示，在利用氢氟酸溶液除去了牺牲氧化膜316后，在沟道区中形成膜厚为100_以下的隧道膜308。在氧化气氛中对半导体衬底301的表面进行氧化来形成隧道膜308。此外，这样的隧道膜308可以是在添加了氨气(NH3)、NO气或N2O气的氧化气氛中形成的氮化氧化膜。
在此，重要的是，与侧衬垫邻接的隧道膜308难以引起变薄的情况。所谓变薄，是下述的现象：在图4(j)中所示的隧道膜308的形成工序中，由于使半导体衬底氧化的氧化物质难以到达侧衬垫的立体角窄的部位上，故在与侧衬垫邻接的区域中隧道膜308的膜厚变薄。如果隧道膜308的膜厚由于变薄现象而变薄，则在该膜厚薄的部分处引起电场集中。其结果，或是隧道膜308的膜质变坏、或是引起绝缘破坏、或是不能使电子蓄积在浮栅电极上。
与此不同，与本实施例有关的侧衬垫由包含N型杂质的氧化膜来形成。在此，由于N型杂质使氧化增速，故可防止与侧衬垫邻接的隧道膜308的变薄现象。再者，也可使与侧衬垫邻接的隧道膜308比其它部分厚。因而，在隧道膜308中不会引起电场集中，可形成可靠性高的存储单元。
接着，例如用LPCVD法淀积掺了约2～5×1020/cm3的磷等N型杂质的多晶硅材料。
接着，使用光刻技术和各向异性多晶硅刻蚀技术，除去槽分离区302的上表面的多晶硅材料，形成浮栅电极309。
在以这种方式形成的浮栅电极309中，与侧衬垫夹住的隧道膜308相接的部分的浮栅电极309的长度为栅长Lg。通常，在光刻法中的最小解像度F与这样的栅长为同等程度。
在此，为了加快写入速度，必须增大控制栅电极与浮栅电极间的电容：Ccg-fg。
与此不同，在现有结构中，如图19中所示，使用与浮栅电极4导电性地连接的翅型浮栅电极9，把控制栅电极与浮栅电极的相对面积定为3F2。即，在现有的结构中，在只使用了浮栅电极4的情况下，控制栅电极与浮栅电极4的相对面积小到1F×1F=1F2，电容也为使用翅型浮栅电极9的情况的约1/3。
与此不同，在与本实施例有关的结构中，如图4(j)中所示，在侧衬垫上也形成浮栅电极309，此外，由于槽分离区的高度也比F大，故可把浮栅电极与控制栅电极的相对面积定为3F2以上。即，一边可省略翅型浮栅电极9的形成工序，一边可使电容为现有结构的电容以上。
再有，浮栅电极309的栅宽为与最小解像度F同等程度的尺寸。
其次，如图4(k)中所示，在整个面上形成多晶硅间绝缘膜310。多晶硅间绝缘膜310一般是层叠膜，例如，为氧化硅膜/氮化硅膜/氧化硅膜这样的层叠结构(ONO膜结构)或氧化硅膜/氮化硅膜/氧化硅膜/氮化硅膜这样的层叠结构(ONON膜结构)。用LPCVD法或热氧化法形成氧化硅膜或氮化硅膜。此外，多晶硅间绝缘膜310的膜厚约为150～200_。
其次，如图4(1)中所示，在多晶硅间绝缘膜304上依次淀积导电膜和绝缘膜，形成层叠膜。导电膜、绝缘膜的膜厚分别约为2000_。
此外，可使用掺了约6～8×1020/cm3的磷等N型杂质的多晶硅单层膜或这样的多晶硅膜与例如WSi2或MoSi2等的高熔点金属的硅化膜的层叠膜(policide膜)作为导电膜。
在这样的工序中，如图6(a)的非易失性半导体存储器的俯视图所示那样，完成字线部分的结构。即，图4(1)相当于图6(a)的的A-A的剖面图。
其次，如图5(m)中所示，使用光刻法和干法刻蚀技术，留下字线部分的控制栅电极311，对控制栅电极311进行刻蚀。在此，图5(m)相当于图6(a)的B-B的剖面图。
最后，如图5(n)中所示，除去在图5(m)中除去了控制栅电极311的部分的多晶硅间绝缘膜310、浮栅电极309。具体地说，利用氧化膜干法刻蚀技术，对多晶硅间绝缘膜310进行刻蚀，接着，利用各向异性多晶硅干法刻蚀技术，对浮栅电极309进行刻蚀。
在多晶硅间绝缘膜310的刻蚀工序中，在留下了控制栅电极311的字线区域中，虽然控制栅电极311的绝缘膜也被刻蚀，但由于绝缘膜的膜厚(约2000_)为多晶硅间绝缘膜310的膜厚(150～200_)的10倍以上，故控制栅电极311的绝缘膜不会消失。
此外，在浮栅电极309的刻蚀工序中，由于控制栅电极311的绝缘膜留下，故该绝缘膜的下部的导电膜不被刻蚀。
在此，重要的是，如图5(n)中所示，在浮栅电极309的各向异性多晶硅干法刻蚀工序中，浮栅电极309与半导体衬底301之间的角度α＞90°。因此，可防止象现有的结构的情况(参照图18(i))那样，浮栅电极的残渣12留在低浓度氧化膜305的侧衬垫侧壁上。因而，可防止相邻的存储单元的浮栅电极间由于这样的残渣而导电性地连接、从而成为相同的电位而发生误操作的情况。即，可提高在大容量的非易失性半导体存储器的芯片上被形成的几亿个存储单元的各自的可靠性，最终可得到可靠性高的非易失性半导体存储器。
图6(a)是与本实施例有关的非易失性半导体存储器的俯视图。此外，图6(b)是图6(a)的A-A的剖面图、即字线区域的剖面图。此外，图6(c)是图6(a)的B-B的剖面图、即字线以外的区域的剖面图。
如图6(a)中所示，控制栅电极311的宽度(字线的宽度)约为在该半导体存储器的制造方法中使用的光刻法的最小解像度F、或约为半导体存储器的栅长。
此外，字线以外的区域的宽度、即邻接的控制栅电极311的间隔也同样地约为最小解像度F、或约为该半导体存储器的栅长。
因而，与本实施例有关的非易失性半导体存储器的1个存储单元30的面积为
(F+F)×(F+2F)=6F2，可比上述的现有结构的存储单元的面积8F2小。
因而，可得到其集成度比现有的结构的非易失性半导体存储器的集成度高的非易失性半导体存储器。
再有，在特开平2-151074号公报中也记载了使用以自对准的方式形成的侧衬垫的非易失性半导体存储器。但是，在这样的存储器中，没有提及源/漏区，没有记载如本申请的发明那样的使源线与漏线的电阻值相同的内容。
其次，使用图7至图9，说明与本实施例有关的非易失性半导体存储器的工作原理。
图7是与本实施例有关的非易失性半导体存储器的1个存储单元的剖面图。在此，说明Fowler-Nordheim型隧道电流写入、Fowler-Nordheim型隧道电流擦除方式。
在图7的存储单元中，根据浮栅电极是否处于带电状态来进行信息的存储。在将电子注入到浮栅电极中、使浮栅电极带了负电的情况下，在浮栅电极的上方被形成的控制栅电极的阈值电压Vth变高。该状态是写入状态。
另一方面，在浮栅电极没有带负电的情况下，阈值电压Vth变低。该状态是擦除状态。
因而，对控制栅电极施加这样的写入状态和擦除状态的各自的阈值电压Vth的中间的电位，可根据存储单元是否导通来读出存储内容。
图8是，(a)擦除状态、(b)写入状态下的栅电压Vg与源/漏间的电流Ids的关系。
从图8可明白，通过检测出对控制栅电极施加例如约5V的电压的情况的源/漏间的电流Ids的值，可读出存储单元的存储内容。
如图7(a)中所示，对控制栅电极施加约17V的正的高电压来进行对存储单元的信息的写入。如果施加这样的高电压，则由于Fowler-Nordheim型隧道电流现象，电子通过隧道膜从半导体衬底注入到浮栅电极中，使浮栅电极带负电。由此，存储单元变成被写入的状态。
参照图9，说明存储单元从擦除状态变成写入状态的情况的1个存储单元的工作。
关于各电极的电位假定，控制栅电极的电位为：Vcg、浮栅电极的电位为：Vfg、半导体衬底的电位为：Vsub。此外假定，控制栅电极与浮栅电极间的电容为：Ccg-fg、浮栅电极与半导体衬底间的电容为：Cfg-sub。
在被擦除的状态下，由于任一个电容Ccg-fg、Cfg-sub中都没有蓄积电荷，故浮栅电极的电位Vfg可用下式来表示：
Vfg=Vcg×Ccg-fg÷(Ccg-fg+Cfg-sub)
再有，将Ccg-fg/(Ccg-fg+Cfg-sub)称为「耦合比」。
由于利用隧道电流现象将电子注入到浮栅电极中，故浮栅电极与半导体衬底间的电位差变大，写入速度加快。
由于半导体衬底的电位Vsub在进行写入的情况下为0V，故浮栅电极与半导体衬底间的电位差为：
Vfg-Vsub=Vfg-0=Vcg×Ccg-fg÷(Ccg-fg+Cfg-sub)。如果按照该式，则为了加快写入速度，必须增大耦合比。即，必须增大控制栅电极与浮栅电极间的电容：Ccg-fg。
另一方面，在擦除存储单元的信息的情况下，对控制栅电极施加约-16V的负的高电压，对漏电极、源电极、半导体衬底分别施加约2V的正电压。由此，使电子从浮栅电极放出到半导体衬底中，变成浮栅电极没有带电的状态。由此，变成存储单元的信息被擦除的状态。
再有，由于用高品质的绝缘膜覆盖浮栅电极的周围，故被注入到浮栅电极中的电子，只要不在上述工序中被放出，就滞留在浮栅电极中。因而，即使切断非易失性半导体存储器的电源，也保持存储内容。
实施例2
使用图10至图15，说明与本发明的实施例2有关的非易失性半导体存储器的制造方法。
图10(a)至图10(c)的工序与实施例1相同，使用这样的工序，在槽分离沟414内填埋厚膜氧化膜415。
其次，如图11(d)中所示，用热磷酸液除去不需要的氮化硅膜413。将留下的下敷氧化膜412在下一个制造工序中作为牺牲氧化膜来使用。
再有，在半导体衬底401的背面也淀积厚膜氧化膜415等的情况下，利用与上述实施例1同样的工序，来除去厚膜氧化膜415。此外，在半导体衬底301的主表面上淀积了下敷氧化膜312、多晶硅膜、氮化硅膜313的情况的不需要的氮化硅膜313、多晶硅膜的除去方法也与实施例1相同。
其次，如图11(e)中所示，利用众所周知的离子注入法，以槽分离区402为掩模，以下敷氧化膜412作为牺牲氧化膜，注入约5×1015/cm3的例如磷或砷的N型杂质416，形成N+扩散层404。之所以以下敷氧化膜412作为牺牲氧化膜来进行离子注入，是为了不因离子注入的损伤而在将来成为沟道区的半导体衬底401的表面中形成结晶缺陷或界面能级。
其次，如图11(f)中所示，利用氢氟酸溶液除去下敷氧化膜412，使半导体衬底401的表面露出。在利用氢氟酸溶液除去下敷氧化膜412的情况下，由于下敷氧化膜412的膜厚薄，在氢氟酸溶液中处理的时间短，故槽分离区402几乎不被刻蚀，从半导体衬底401的表面到槽分离区402的上表面的高度几乎不变化，维持比F大的值。
其次，如图12(g)中所示，例如，使用LPCVD法，在半导体衬底401的表面上、槽分离区402的侧壁面和上表面上淀积膜厚约为F/4的第1氧化膜403。
接着，利用氧化膜干法刻蚀法，对第1氧化膜403进行刻蚀，以便在半导体衬底401的将来成为沟道区的部位上留下膜厚约为200_的第1氧化膜403。其结果，以自对准的方式在槽分离区402的侧壁上形成第1氧化膜403的侧衬垫。
接着，以槽分离区402、第1氧化膜403的侧衬垫为掩模，将半导体衬底401上的第1氧化膜403用作牺牲氧化膜，注入约4.95×1015/cm3的硼等的P型杂质417。由此，在N+扩散层404中形成N-扩散层406。之所以以第1氧化膜403作为牺牲氧化膜来使用，是为了不因离子注入的损伤而在半导体衬底401的表面中形成结晶缺陷或界面能级。
其次，如图12(h)中所示，使用氢氟酸溶液除去第1氧化膜403。此时，与图11(f)的工序相同，从半导体衬底401到槽分离区402的上表面的高度几乎不变化。
其次，如图12(i)中所示，利用与图12(g)同样的方法，例如利用LPCVD法，在整个面上淀积膜厚约为F/4的第2氧化膜405。
接着，利用氧化膜干法刻蚀法，对第2氧化膜405进行刻蚀，以便在将来成为沟道区的部位上留下膜厚约为200_的第2氧化膜405。其结果，以自对准的方式形成与第1氧化膜403的侧衬垫邻接的第2氧化膜405的侧衬垫。
接着，以第2氧化膜405的侧衬垫为掩模，将半导体衬底401上的第2氧化膜405用作牺牲氧化膜，注入约6×1013/cm3的硼等的P型杂质418。由此，在N-扩散层406之间形成宽度约为F的、决定存储单元的阈值电压用的沟道剂量区407。
其结果，在图12(i)的右侧的槽分离区402的左侧形成的N+扩散层404和N-扩散层406成为漏线，在左侧的槽分离区402的右侧形成的N+扩散层404和N-扩散层406成为源线。
再有，当然可将在右侧的槽分离区402的左侧形成的N+扩散层404和N-扩散层406定为源线，在左侧的槽分离区402的右侧形成的N+扩散层404和N-扩散层406定为漏线。
与实施例1相同，由于在图12(i)中也利用由对于槽分离区402以自对准的方式形成的第1氧化膜403形成的侧衬垫来决定N+扩散层404及N-扩散层406的宽度，故源线与漏线的宽度相等。其结果，源线与漏线的电阻值也相等。因而，可防止因漏线的电阻值比源线的电阻值高而产生的误操作。
其后，如图13(j)中所示，利用氢氟酸溶液除去第2氧化膜405。此时，从半导体衬底401的表面到槽分离区402的上表面的高度几乎不变化。
其次，如图13(k)中所示，与实施例1相同，在沟道区中形成膜厚为100_以下的隧道膜408，接着，在整个面上淀积多晶硅材料，对其进行构图，形成浮栅电极409。
其次，如图13(1)中所示，在整个面上形成多晶硅间绝缘膜410。
其次，如图14(m)(n)(o)中所示，通过进行与上述实施例1相同的工序，形成非易失性半导体存储器的字线区域(图14(m))、字线以外的区域(图14(o))。
在与本实施例有关的方法中，也与实施例1相同，可防止图14(o)的刻蚀工序中的刻蚀残渣的发生。其结果，可提高在大容量的非易失性半导体存储器的芯片上被形成的几亿个存储单元的各自的可靠性，最终可得到可靠性高的非易失性半导体存储器。
图15(a)是与本实施例有关的非易失性半导体存储器的俯视图。此外，图15(b)是图15(a)的A-A的剖面图、即字线区域的剖面图。此外，图15(c)是图15(a)的B-B的剖面图、即字线以外的区域的剖面图。
在与本实施例有关的非易失性半导体存储器中，也与实施例1的非易失性半导体存储器相同，1个存储单元40的面积为6F2，可比现有结构的存储单元的面积8F2小。
因而，可得到其集成度比现有的结构的非易失性半导体存储器的集成度高的非易失性半导体存储器。
再有，与实施例2有关的非易失性半导体存储器的工作原理也与实施例l的情况相同。
从以上的说明可明白，通过使用与本发明有关的非易失性半导体存储器的制造方法，可在槽分离区的中央形成浮栅电极，可得到源线、漏线的电阻值相等的非易失性半导体存储器。
此外，通过使用与本发明有关的非易失性半导体存储器的制造方法，可使单位存储单元的面积为6F2，可得到集成度高的非易失性半导体存储器。
再者，通过使用与本发明有关的非易失性半导体存储器的制造方法，可得到防止了因刻蚀残渣引起的存储单元间的短路的非易失性半导体存储器。

Claims (15)

1．一种非易失性半导体存储器的制造方法，其中，在被槽分离区夹住的半导体衬底的表面上形成源区和漏区，在被该源区和该漏区夹住的沟道区上经隧道膜形成浮栅电极，其特征在于，包括下述工序：
形成其上端从该半导体衬底的表面突出的至少2个槽分离区的分离工序；
形成该源区和该漏区的源/漏区形成工序；以及
在该源/漏区形成工序后形成该浮栅电极的栅电极形成工序。
2．如权利要求1中所述的制造方法，其特征在于：
上述源/漏区形成工序包括下述工序：
在设置了上述槽分离区的上述半导体衬底的整个面上形成包含导电性杂质的氧化膜的工序；
对该氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该氧化膜从而成为侧衬垫的工序；以及
使该侧衬垫中包含的该导电性杂质扩散到该侧衬垫的下部的该半导体衬底中、形成与该槽分离区邻接的扩散区、从而使该扩散区成为该源区或该漏区的工序。
3．如权利要求1中所述的制造方法，其特征在于：
上述源/漏区形成工序包括下述工序：
在设置了上述槽分离区的上述半导体衬底的整个面上形成包含导电性杂质的第1氧化膜的工序；
对该第1氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该第1氧化膜从而成为第1侧衬垫的工序；
在该半导体衬底的整个面上形成包含其浓度比该第1侧衬垫的浓度低的导电性杂质的第2氧化膜的工序；
对该第2氧化膜进行刻蚀、以自对准的方式在该第1侧衬垫的侧壁上留下该第2氧化膜从而成为第2侧衬垫的工序；以及
使该第1侧衬垫和该第2侧衬垫中包含的该导电性杂质扩散到该第1侧衬垫和该第2侧衬垫的下部的该半导体衬底中、形成与该槽分离区邻接的高浓度扩散区和与该高浓度扩散区邻接的低浓度扩散区、从而形成由该高浓度扩散区和该低浓度扩散区构成的该源区或该漏区的工序。
4．如权利要求1中所述的制造方法，其特征在于：
上述源/漏区形成工序包括下述工序：
将第1导电型杂质注入到被上述槽分离区夹住的上述半导体衬底的表面中、形成第1导电性区的工序；
在上述半导体衬底的整个面上形成氧化膜的工序；
对该氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该氧化膜从而成为侧衬垫的工序；以及
将该侧衬垫作为注入掩模、将第2导电型杂质注入到该半导体衬底中、使注入了第2导电型杂质的该第1导电性区成为第2导电型的上述沟道区，使以夹住该沟道区的方式留下的该第1导电性区成为该源区或该漏区的工序。
5．  如权利要求1中所述的制造方法，其特征在于：
上述源/漏区形成工序包括下述工序：
将第1导电型杂质注入到被上述槽分离区夹住的上述半导体衬底的表面中、形成第1导电性区的工序；
在上述半导体衬底的整个面上形成第1氧化膜的工序；
对该第1氧化膜进行刻蚀、以自对准的方式在从该半导体衬底的表面突出的槽分离区的侧壁上留下该第1氧化膜从而成为第1侧衬垫的工序；
将该第1侧衬垫作为注入掩模、将第2导电型杂质注入到该半导体衬底中、使注入了该第2导电型杂质的该第1导电性区成为其杂质浓度比该第1导电性区的该第1导电型杂质浓度低的第2导电性区的工序；
在该半导体衬底的整个面上形成第2氧化膜的工序；
对该第2氧化膜进行刻蚀、以自对准的方式在该第1侧衬垫的侧壁上留下该第2氧化膜从而成为第2侧衬垫的工序；以及
将该第2侧衬垫作为注入掩模、将第2导电型杂质注入到该半导体衬底中、使注入了该第2导电型杂质的该第2导电性区成为第2导电型的上述沟道区，使以夹住该沟道区的方式留下的该第1导电性区和该第2导电性区成为该源区或该漏区的工序。
6．如权利要求1中所述的制造方法，其特征在于：
上述氧化膜的膜厚为上述浮栅电极的栅长的大致4分之1。
7．如权利要求1中所述的制造方法，其特征在于：
上述源/漏区形成工序是以自对准的方式在上述槽分离区的侧壁上形成侧衬垫、使该侧衬垫的下部的上述半导体衬底成为该源区或该漏区的工序，
上述栅电极形成工序是在被该源区与该漏区夹住的该半导体衬底上层叠隧道膜和多晶硅层的工序。
8．如权利要求1中所述的制造方法，其特征在于：
上述分离工序包括下述工序：
在上述半导体衬底上形成包含下敷氧化膜和氮化硅膜的多层膜、使该多层膜的膜厚比上述浮栅电极的栅长大的工序；
在该多层膜上形成到达该半导体衬底的开口部的工序；
用填埋氧化膜填埋该开口部的工序；以及
除去该多层膜、使该填埋氧化膜从该半导体衬底的表面突出、成为槽分离区的工序。
9．如权利要求8中所述的制造方法，其特征在于：
上述分离工序是使上述槽分离区间的距离成为上述栅电极的栅长的大致2倍的工序。
10．一种非易失性半导体存储器，其中，在被槽分离区夹住的半导体衬底的表面上形成源区和漏区，在被该源区和该漏区夹住的沟道区上经隧道膜形成浮栅电极，其特征在于，具备：
该半导体衬底；
在该半导体衬底上大致平行地形成的、其上端从该半导体衬底的表面突出的至少2个槽分离区；
以自对准的方式在沿该槽分离区的侧壁的该半导体衬底上形成的侧衬垫；
在该半导体衬底的被该侧衬垫覆盖的区域上形成的该源区或该漏区；
被该源区与该漏区夹住的沟道区；以及
在该沟道区上经隧道膜形成的浮栅电极。
11．如权利要求10中所述的非易失性半导体存储器，其特征在于：
上述源区和上述漏区是使上述侧衬垫中包含的杂质扩散到上述半导体衬底中、以自对准的方式在该侧衬垫的下方形成的区域。
12．如权利要求10中所述的非易失性半导体存储器，其特征在于：
上述源区和上述漏区在使用了上述侧衬垫为掩模的离子注入中、将被该侧衬垫覆盖的上述半导体衬底作为该源区和该漏区而构成。
13．如权利要求10中所述的非易失性半导体存储器，其特征在于：
上述隧道膜的膜厚在膜内大致为恒定。
14．如权利要求10中所述的非易失性半导体存储器，其特征在于：
上述槽分离区的间隔为上述浮栅电极的栅长的大致2倍。
15．如权利要求10中所述的非易失性半导体存储器，其特征在于：
从上述半导体衬底突出的上述槽分离区的高度与上述浮栅电极的栅长大致相同。
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