KR100485485B1 - 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판 상부에 식각 물질층 및 식각 마스크 패턴을 순차적으로 형성하고 식각 마스크 패턴의 내측벽에 스페이서를 형성하고, 스페이서에 의해 드러난 식각 물질층을 패터닝하고 기판내에 홈을 형성한 후에 식각 마스크 패턴 및 스페이서를 제거하고, 홈이 있는 기판내에 이온 주입을 실시하여 셀 트랜지스터의 소오스 영역을 형성한 후에 식각 물질층을 제거하고, 홈이 있는 기판 전면에 게이트 절연막, 제 1도전막, 게이트간 절연막 및 제 2도전막을 순차적으로 적층하고 이를 패터닝하여 기판 상부에 순차적으로 적층된 게이트 절연막, 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트를 형성한 후에, 기판내에 이온 주입을 실시하여 셀 트랜지스터의 드레인 영역을 형성한다. 따라서 본 발명은 셀의 소오스 부근 기판이 일부 식각된 홈을 구비함으로써 소거시 이 홈을 통해 소오스쪽으로의 전계를 집중시켜 소거 효율을 높일 수 있다.
Description
본 발명은 플래시 메모리 장치 및 그 제조 방법에 관한 것으로서, 특히 ETOX(EPROM Thin OXide) 셀 구조의 경우 소오스 소거(source erase) 효율을 높이기 위한 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
한편 EEPROM형 플래시 메모리장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX 셀과 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate)형 셀을 들 수 있다. 상기 ETOX 셀 구조는 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동 전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스플리트 게이트형 셀 구조는 선택 트랜지스터와 셀 트랜지스터 2개를 하나의 컨트롤 게이트를 이용하여 컨트롤 게이트의 일부가 플로팅 게이트와 오버랩(overlap)되고 컨트롤 게이트의 다른 부분이 기판 표면에 수평으로 배치된 구조이다.
도 1은 일반적인 플래시 메모리 장치의 ETOX 셀 어레이를 나타낸 도면으로서, 다수개의 워드 라인(WL1, WL2, WL3 … WLm)에 셀 트랜지스터의 컨트롤 게이트가 연결되어 있으며 다수개의 비트 라인(BL1, BL2, BL3 … BLi)에 셀 트랜지스터의 드레인이 연결되어 있으며 이들 워드 라인과 비트 라인은 서로 교차 배치된다. 또한 셀 트랜지스터의 각 소오스는 공통 소오스 라인(SL)에 연결되어 있다.
도 2는 도 1에 도시된 ETOX 셀 트랜지스터의 수직 단면도로서, 이를 참조하여 종래 ETOX 셀 트랜지스터는 다음과 같은 구조로 이루어졌다.
반도체 기판(2)의 활성 영역 위에 터널 산화막(tunnel oxide)(3)과, 그 위에 순차적으로 적층된 플로팅 게이트(4), 게이트간 절연막(5) 및 컨트롤 게이트(6)가 형성되어 있다. 그리고, 반도체 기판(2)내 플로팅 게이트(4) 하부의 채널 영역을 사이에 두고 서로 이격된 소오스/드레인(S, D)(7a, 7b)이 형성되어 있다.
이러한 ETOX 셀 구조를 갖는 플래시 메모리장치는 프로그래밍(programming)시 컨트롤 게이트(6)에 워드 라인(WL), 드레인(7b)에 비트라인(BL)을 통해 프로그래밍 전압을 인가한다. 그러면 드레인(7b)의 전자는 터널 산화막(3)을 거쳐 플로팅 게이트(4)쪽으로 핫-캐리어 방식으로 주입되어 셀 트랜지스터의 프로그램이 수행된다. 반면에, 데이터 소거(erase)시 소오스(7a)에 소오스 라인(SL)을 통해 소거 전압을 인가한다. 그러면 플로팅 게이트(4)에 주입된 전자는 다시 터널 산화막(3)을 통해 채널쪽으로 방출되고 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
그런데, 이와 같은 ETOX 셀 구조의 플래시 메모리장치에서는 소거 효율을 높이기 위해서 소거 전압을 높이거나 터널 산화막(3)의 두께를 낮추어야하는데 이들과 같은 방식은 플래시 메모리 셀의 신뢰성을 저하시키는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 셀의 소오스 부근 기판이 일부 식각된 홈을 구비함으로써 소거시 이 홈을 통해 소오스쪽으로의 전계를 집중시켜 소거 효율을 높일 수 있는 플래시 메모리 장치의 셀 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 기판의 일부를 식각해서 홈을 형성하고 그 아래에 소오스 영역을 형성함으로써 소거시 이 홈을 통해 소오스쪽으로의 전계를 집중시켜 소거 효율을 높일 수 있는 플래시 메모리 장치의 셀 트랜지스터 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 플래시 메모리 장치의 셀 트랜지스터 구조에 있어서, 반도체 기판의 일부가 식각된 홈과, 홈이 있는 기판 상부에 형성된 게이트 절연막과, 게이트 절연막 상부에 순차적으로 형성되며 홈과 일부 중첩된 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트와, 홈이 있는 기판 아래에 형성되며 플로팅 게이트와 일부 중첩된 소오스 영역과, 소오스 영역과 대향되는 방향의 기판 아래에 형성된 드레인 영역을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명은 플래시 메모리 장치의 셀 트랜지스터 제조 방법에 있어서, 반도체 기판 상부에 식각 물질층 및 식각 마스크 패턴을 순차적으로 형성하고 식각 마스크 패턴의 내측벽에 스페이서를 형성하는 단계와, 스페이서에 의해 드러난 식각 물질층을 패터닝하고 기판내에 홈을 형성한 후에 식각 마스크 패턴 및 스페이서를 제거하는 단계와, 홈이 있는 기판내에 이온 주입을 실시하여 셀 트랜지스터의 소오스 영역을 형성한 후에 식각 물질층을 제거하는 단계와, 홈이 있는 기판 전면에 게이트 절연막, 제 1도전막, 게이트간 절연막 및 제 2도전막을 순차적으로 적층하고 이를 패터닝하여 기판 상부에 순차적으로 적층된 게이트 절연막, 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트를 형성하는 단계와, 기판내에 이온 주입을 실시하여 셀 트랜지스터의 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3은 본 발명에 따른 ETOX 셀 트랜지스터의 수직 단면도이다. 도 3을 참조하면, 본 발명의 ETOX 셀 트랜지스터는 반도체 기판(100)의 일부가 식각된 홈(108)과, 홈(108)이 있는 기판 상부에 형성된 게이트 절연막(114)과, 게이트 절연막 (114)상부에 순차적으로 형성되며 홈(108)과 일부 중첩된 플로팅 게이트(116a), 게이트간 절연막(118a) 및 컨트롤 게이트(120a)와, 홈(108)이 있는 기판 아래에 형성되며 플로팅 게이트(116a)와 일부 중첩된 소오스 영역(112)과, 소오스 영역(112)과 대향되는 방향의 기판 아래에 형성된 드레인 영역(122)을 구비한다.
본 실시예에서 홈(108)의 형태는 V형, U형, 또는 ㄷ에서 열린 부분이 위를 향하는 구조를 채택한다. 바람직하게, 본 발명의 ETOX 셀 트랜지스터의 채널 길이가 0.6㎛ 이상일 경우 홈(108)의 깊이는 0.1㎛∼0.2㎛이고 소오스 영역(112)은 홈(108)과 0.1㎛∼0.2㎛ 중첩된다. 이때 소오스 영역(112)과 플로팅 게이트(116a)는 0.4㎛∼0.6㎛ 중첩된다.
상기와 같이 구성된 본 발명의 ETOX 셀 트랜지스터는 홈(108)이 있는 기판 영역에 플로팅 게이트(116a)가 채워져 이후 플로팅 게이트가 소오스 영역(112) 위에 뾰족하게 형성되므로 소거시 이 뾰족한 부분에 전계가 집중되어 소거 효율이 높아진다.
도 4a 내지 도 4j는 본 발명에 따른 ETOX 셀 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도로서, 이들 도면을 참조하여 본 발명의 ETOX 셀 트랜지스터 제조 공정에 대해 설명한다.
우선 도 4a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판 상부에 식각 물질층(102) 및 식각 마스크막(104)을 순차적으로 형성한다. 식각 물질층(102)과 식각 마스크막(104)은 서로 다른 식각 선택비를 갖는 절연 물질로 형성하는데, 예를 들어, 식각 물질층(102)은 실리콘 산화막, 식각 마스크막(104)은 실리콘 질화막을 사용한다. 계속해서 도 4b에 도시된 바와 같이, 포토 마스크 공정 및 식각 공정을 거쳐 상기 식각 마스크막(104)을 패터닝하여 소오스 영역에 전계를 집중시키기 위한 홈이 형성될 예정 영역을 정의한다.
이어서 도 4c에 도시된 바와 같이, 식각 마스크 패턴(104)이 있는 결과물 전면에 절연물질을 증착하고 이를 건식 식각하여 식각 마스크 패턴(104) 내측벽에 스페이서(106)를 형성한다. 여기서 스페이서(106)에 의해 드러난 기판 표면은 이후 홈을 형성하기 위해 식각될 부분이 된다. 스페이서(106)용 절연물질은 식각 마스크 패턴(104)과 식각 선택비가 동일 또는 서로 다른 절연물질을 사용할 수도 있는데, 예를 들어 실리콘 질화막이다.
이와 같이 본 발명은 소오스 표면을 식각하기 위한 홈을 형성시킬 때 사용하는 스페이서(106) 폭을 조정해서 홈의 폭을 미세하게 조절할 수 있다. 이에 따라 이후 플로팅 게이트와 소오스가 중첩된 영역을 줄일 수 있으며 이로 인해 셀의 크기를 줄일 수 있다.
그 다음 도 4d에 도시된 바와 같이, 스페이서(106)에 의해 드러난 식각 물질층(102)을 패터닝하고 기판 표면을 소정 두께로 습식 또는 건식 식각하여 기판 내에 홈(108)을 형성한다. 본 발명의 ETOX 셀 트랜지스터의 채널 길이가 0.6㎛ 이상일 경우 홈(108)의 깊이는 0.1㎛∼0.2㎛로 한다. 또한 본 발명의 홈(108) 형태는 V형, U형, 또는 ㄷ에서 열린 부분이 위를 향하는 기판의 식각된 구조를 채택하여 이후 홈(108) 아래의 소오스 영역으로 전계가 집중될 수 있도록 한다.
이어서 도 4e에 도시된 바와 같이, 식각 공정을 진행하여 식각 마스크 패턴(104) 및 스페이서(106)를 제거한다.
계속해서 도 4f에 도시된 바와 같이, 소오스 영역을 정의하는 포토 마스크를 이용한 사진 공정을 진행하여 식각 물질층(102) 상부에 포토레지스트 패턴(110)을 형성한다. 그리고 포토레지스트 패턴(110)에 의해 오픈된 홈(108)이 있는 기판내에 소오스 도펀트 이온 주입을 실시하여 셀 트랜지스터의 소오스 영역(112)을 형성한다. 예를 들어 ETOX 셀 트랜지스터가 N 채널 타입이라면, 소오스 도펀트를 n형, 인(P) 또는 비소(As)를 고농도로 이온 주입하여 n+ 도펀트가 주입된 소오스 영역(112)을 형성한다.
이와 같이 제조된 소오스 영역(112)은 본 실시예의 디지인 룰에 따라 홈(108)과 0.1㎛∼0.2㎛ 중첩되고 플로팅 게이트(116a)와 0.4㎛∼0.6㎛ 중첩되는 것이 바람직하다.
그런 다음 도 4g에 도시된 바와 같이, 포토레지스트 패턴(110)을 제거하고 식각 물질층(102)도 제거한다. 그리고 홈(108)이 있는 기판(100) 전면에 게이트 절연막(114)으로서 터널 산화막(tunnel oxide)을 형성하고 그 위에 플로팅 게이트용 제 1도전막(116), 게이트간 절연막(118) 및 컨트롤 게이트용 제 2도전막(120)을 순차적으로 적층한다. 여기서 제 1 및 제 2도전막(116, 120)은 도프트 폴리실리콘 또는 금속의 단층 또는 복합층으로 형성되고 게이트간 절연막(118)은 실리콘 산화막, 실리콘 질화막, 또는 고유전체막(예를 들어, Ta2O5)이 단층 또는 복합층으로 형성될 수 있다.
본 발명에 있어서, 홈(108)이 있는 기판 영역에 플로팅 게이트용 제 1도전막(116)이 채워져 이후 플로팅 게이트가 소오스 영역 위에 뾰족하게 형성되므로 소거시 이 부분에 전계가 집중될 수 있도록 한다.
그리고 도 4h에 도시된 바와 같이, ETOX 게이트를 정의하는 포토 마스크를 이용한 사진 공정을 진행하여 제 2도전막(120) 상부에 포토레지스트 패턴(122)을 형성한다.
이어서 포토레지스트 패턴(122)에 맞추어 적층된 제 2도전막(120)부터 제 1도전막(116)까지 패터닝하여 도 4i와 같이 게이트 절연막(114) 상부에 순차적으로 적층된 ETOX 셀의 플로팅 게이트(116a), 게이트간 절연막(118a) 및 컨트롤 게이트(120a)를 형성한다. 여기서 플로팅 게이트(116a)는 소오스 영역(112)과 중첩되도록 컨트롤 게이트(120a)와 셀프 얼라인(self-align)으로 패터닝된다.
그리고나서 드레인 영역을 정의하는 포토 마스크를 이용한 사진 공정을 진행하여 상기 결과물 상부에 포토레지스트 패턴(미도시함)을 형성하고 포토레지스트 패턴에 의해 오픈된 기판내에 드레인 도펀트 이온 주입을 실시하여 도 4j와 같이 셀 트랜지스터의 드레인 영역(122)을 형성한 후에, 포토레지스트 패턴을 제거하여 본 발명에 따른 셀 트랜지스터 제조 공정을 완료한다. 본 실시예에서는 상술한 소오스 도펀트 이온 주입과 마찬가지로 드레인 도펀트를 n형, 인(P) 또는 비소(As)를 고농도로 이온 주입하여 n+ 도펀트가 주입된 드레인 영역(122)을 형성한다.
이상 설명한 바와 같이, 본 발명은 셀의 소오스 부근 기판이 일부 식각된 홈을 구비함으로써 소거시 이 홈을 통해 소오스쪽으로의 전계를 집중시켜 소거 효율을 높일 수 있다.
또한 본 발명은 소오스 표면이 식각되는 홈의 폭을 스페이서로 조정할 수 있어 플로팅 게이트와 소오스 영역의 중첩 영역을 줄여 셀의 크기를 줄일 수 있는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 일반적인 플래시 메모리 장치의 ETOX 셀 어레이를 나타낸 도면,
도 2는 도 1에 도시된 ETOX 셀 트랜지스터의 수직 단면도,
도 3은 본 발명에 따른 ETOX 셀 트랜지스터의 수직 단면도,
도 4a 내지 도 4j는 본 발명에 따른 ETOX 셀 트랜지스터의 제조 공정을 순차적으로 나타낸 공정 순서도.
Claims (13)
- 플래시 메모리 장치의 셀 트랜지스터 구조에 있어서,반도체 기판의 일부가 식각된 홈;상기 홈이 있는 기판 상부에 형성된 게이트 절연막;상기 게이트 절연막 상부에 순차적으로 형성되며 상기 홈과 일부 중첩된 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트;상기 홈이 있는 기판 아래에 형성되며 상기 플로팅 게이트와 일부 중첩된 소오스 영역; 및상기 소오스 영역과 대향되는 방향의 기판 아래에 형성된 드레인 영역을 구비하는 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터.
- 제 1항에 있어서, 상기 홈의 형태는 V형, U형, 또는 ㄷ에서 열린 부분이 위를 향하는 구조를 채택한 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터.
- 제 1항에 있어서, 상기 홈의 깊이는 0.1㎛∼0.2㎛인 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터.
- 제 1항에 있어서, 상기 소오스 영역은 상기 홈과 0.1㎛∼0.2㎛ 중첩된 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터.
- 제 1항에 있어서, 상기 소오스 영역과 상기 플로팅 게이트는 0.4㎛∼0.6㎛ 중첩된 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터.
- 플래시 메모리 장치의 셀 트랜지스터 제조 방법에 있어서,반도체 기판 상부에 식각 물질층 및 식각 마스크 패턴을 순차적으로 형성하고 상기 식각 마스크 패턴의 내측벽에 스페이서를 형성하는 단계;상기 스페이서에 의해 드러난 상기 식각 물질층을 패터닝하고 상기 기판내에 홈을 형성한 후에 상기 식각 마스크 패턴 및 스페이서를 제거하는 단계;상기 홈이 있는 기판내에 이온 주입을 실시하여 상기 셀 트랜지스터의 소오스 영역을 형성한 후에 상기 식각 물질층을 제거하는 단계;상기 홈이 있는 기판 전면에 게이트 절연막, 제 1도전막, 게이트간 절연막 및 제 2도전막을 순차적으로 적층하고 이를 패터닝하여 상기 기판 상부에 순차적으로 적층된 게이트 절연막, 플로팅 게이트, 게이트간 절연막 및 컨트롤 게이트를 형성하는 단계; 및상기 기판내에 이온 주입을 실시하여 상기 셀 트랜지스터의 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
- 제 6항에 있어서, 상기 식각 물질층과 상기 식각 마스크 패턴은 서로 다른 식각 선택비를 갖는 절연 물질로 형성하는 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
- 제 6항에 있어서, 상기 스페이서는 상기 식각 마스크 패턴과 동일 또는 서로 다른 식각 선택비를 갖는 절연 물질로 형성하는 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
- 제 6항에 있어서, 상기 홈은 습식 또는 건식 식각으로 형성하는 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
- 제 6항에 있어서, 상기 홈의 형태는 V형, U형, 또는 ㄷ에서 열린 부분이 위를 향하는 구조를 채택한 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
- 제 6항에 있어서, 상기 홈의 깊이는 0.1㎛∼0.2㎛인 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
- 제 6항에 있어서, 상기 소오스 영역은 상기 홈과 0.1㎛∼0.2㎛ 중첩된 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
- 제 6항에 있어서, 상기 소오스 영역과 상기 플로팅 게이트는 0.4㎛∼0.6㎛ 중첩된 것을 특징으로 하는 플래시 메모리 장치의 셀 트랜지스터 제조 방법.
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