KR20020068902A - 비휘발성 메모리 및 그 제조방법 - Google Patents
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Abstract
플로톡스 이이피롬 및 그 제조 방법에 관해 개시한다. 부유 게이트 및 터널 산화막의 하부 일부에 모서리를 갖는 돌출부를 형성하여 파울러 노드하임 터널링을 더 용이하게 함으로써, 셀의 프로그램 및 소거 동작에 요구되는 전압을 낮출 수 있다. 따라서 셀 크기를 감소시킬 수 있다.
Description
본 발명은 비휘발성 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 플로톡스(Floating gate Tunnel Oxide;FLOTOX) 이이피롬(Electrically Erasable and Programmable Read Only Memory;EEPROM) 및 그 제조 방법에 관한 것이다.
이이피롬은 전기적으로 프로그램 및 소거가 가능한 비휘발성 메모리 소자이다. 이이피롬 셀은 크게 나누어서, FLOTOX형, MNOS(Metal Nitride Oxide Semiconductor), Textured polysilicon형으로 구분할 수 있다.
일반적으로 사용되는 FLOTOX형 이이피롬 셀은 2개의 트랜지스터, 즉 선택 트랜지스터와 메모리 트랜지스터로 구성된다. 선택 트랜지스터의 게이트와 드레인은 워드(word line) 라인과 비트 라인(bit line)에 연결된다. 메모리 트랜지스터는 부유 게이트와 콘트롤 게이트, 그 사이의 층간 절연막 및 부유 게이트 하부의 터널 산화막으로 구성된다. 전압이 걸리지 않는 부유 게이트는 전하를 축적하여 데이터를 보존하는 기능을 하고, 센스 라인(sense line)에 연결되는 콘트롤 게이트는 부유 게이트를 제어하는 기능을 한다.
이이피롬의 프로그램 및 소거 동작은 부유 게이트로의 전자의 주입 및 방출에 의해 이루어진다. 프로그램 동작은 부유 게이트 내에 전자를 주입하여, 메모리 트랜지스터의 문턱 전압을 (+)로 이동시키는 것이다. 기판에 비해 상대적으로 높은 전위를 콘트롤 게이트에 인가하면, 전자가 파울러 노드하임(Folwer Nordheim;F-N) 터널링(tunneling) 방식에 의해, 기판으로부터 터널 산화막을 통과하여 부유 게이트 내로 주입된다. 파울러 노드하임 터널링 방식이란 전자가 얇은 산화막을 통과하여 전도대로 이동되는 현상이다.
소거 동작은 부유 게이트 내의 전자를 기판으로 방출함으로써, 메모리 트랜지스터의 문턱 전압을 (-)로 이동시키는 것이다. 제어 게이트는 접지 상태이고, 높은 전위를 드레인에 인가하여, 전자가 드레인으로 방출된다.
이하, 이이피롬 셀의 구체적인 프로그램 및 소거 동작을 설명한다.
먼저, 소거 동작은 센스 라인과 워드 라인을 통해 콘트롤 게이트 및 선택 트랜지스터의 게이트에 15~20 V, 비트 라인을 통해 선택 트랜지스터의 드레인에 0 V의 전압을 인가하고, 공통 소스(common source) 영역은 부유 상태로 만들어준다. 부유 게이트 내에 전자가 축적되어, 메모리 트랜지스터의 문턱 전압이 약 3~7 V 정도로 높아진다. 소거 시키기전, 메모리 트랜지스터의 문턱 전압은 약 0.5 V이다. 프로그램 동작은 소거 동작과 반대로, 콘트롤 게이트에 0 V, 선택 트랜지스터의 게이트 및 드레인에 15~20 V의 전압을 인가하고, 공통 소스 영역은 부유 상태로 만들어준다. 부유 게이트 내의 전자가 기판으로 방출되어, 메모리 트랜지스터의 문턱 전압이 -4~0 V 정도로 낮아진다.
상술한 바와 같이, 이이피롬의 프로그램 및 소거 동작은 파울러 노드하임 터널링 방식에 의해 이루어지므로, 전자가 터널 산화막을 통과하기 위해서는 콘트롤 게이트에 높은 전압이 인가되어야 한다. 이러한 고전압을 공급하기 위해서는 이이피롬 셀을 구성하고 있는 트랜지스터 사이의 소자 분리 영역 및 채널 영역의 길이 등이 커져 이이피롬 셀의 크기가 증가하게 된다.
하지만, 이이피롬 셀의 메모리 용량을 증가시키기 위해서는 셀 크기의 감소가 필수적이다. 따라서, 이이피롬 셀의 크기를 줄이기 위해서는 셀 프로그램/소거동작을 위해 공급되는 전압을 낮추어야 한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 프로그램 및 소거 동작 전압을 감소시킴으로써, 셀의 크기를 감소시킬 수 있는 이이피롬의 제조 방법 및 그에 의해 형성된 이이피롬을 제공하는 것이다.
도 1a 내지 도 1h는 본 발명에 의한 이이피롬의 제조 공정을 나타내는 단면도 들이다.
도 2는 본 발명의 다른 실시예에 의해 형성된 이이피롬의 단면도이다.
* 도면의 주요 부분의 부호에 대한 설명 *
100 - 반도체 기판 130 - 플로팅 정션
160 - 터널 산화막 175 - 부유 게이트
185 - 게이트 절연막 190 - 콘트롤 게이트
177 - 선택 트랜지스터의 제1 전도층
200 - 선택 트랜지스터의 제2 전도층
210 - 선택 트랜지스터의 소스 영역
220 - 공통 소스 영역
230 - 선택 트랜지스터의 드레인 영역
본 발명이 이루고자 하는 기술적 과제를 달성하기 위하여. 본 발명의 이이피롬은 표면 일부에, 두 밑각이 둔각이 아닌 사다리꼴 개구부를 포함하는 제1 도전형의 반도체 기판, 반도체 기판 내에, 상기 개구부를 둘러싸도록 형성된 제2 도전형의 불순물 영역, 반도체 기판 표면 및 상기 개구부의 표면에 형성된 산화막, 상기 개구부를 채우면서, 산화막 상면 일부에 형성된 부유(floating) 게이트, 부유 게이트 상에 형성된 콘트롤(control) 게이트, 부유 게이트 및 콘트롤 게이트 사이에 형성된 게이트 절연막, 부유 게이트 및 콘트롤 게이트와 이격되어 산화막 상면 일부에 형성된 제1 전도층을 포함한다.
상기 개구부는 凹형을 이루는 것이 바람직하다.
상기 제1 전도층 하부에 상기 게이트 절연막 및 제2 전도층을 순차적으로 형성할 수 있다.
상기 산화막은 SiO2또는 SiON으로 이루어진 것이 바람직하다.
상기 불순물 영역은 인 이온 또는 비소 이온을 주입하여 이루어진 것이 바람직하다.
상기 게이트 절연막은 SiO2막 또는 산화막/질화막/산화막의 적층으로 이루어진 것이 바람직하다.
본 발명이 이루고자 하는 다른 기술적 과제를 달성하기 위하여, 본 발명에 의한 이이피롬의 제조 방법은 제1 도전형의 반도체 기판 내에 제2 도전형의 불순물 영역을 형성하는 단계, 상기 불순물 영역 상면 일부에, 두 밑각이 둔각이 아닌 사다리꼴 개구부를 형성하는 단계, 상기 반도체 기판 표면 및 상기 개구부의 표면에 산화막을 형성하는 단계, 산화막 상면 일부에, 상기 개구부를 채우는 부유 게이트를 형성하는 단계, 상기 부유 게이트 상면에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에 콘트롤 게이트를 형성하는 단계, 상기 부유 게이트 및 상기 콘트롤 게이트와 이격되어, 상기 산화막 상면 일부에 제1 전도층을 형성하는 단계를 포함한다.
상기 개구부는 凹형을 이루는 것이 바람직하다.
상기 콘트롤 게이트의 형성 단계와 상기 제1 전도층의 형성 단계를 동시에 수행하는 것이 바람직하다.
상기 제1 전도층 하부에 상기 게이트 절연막 및 제2 전도층을 순차적으로 형성할 수 있다.
상기 제2 전도층을 형성하는 단계와 상기 부유 게이트의 형성 단계를 동시에 수행하는 것이 바람직하다.
상기 산화막은 SiO2또는 SiON으로 이루어진 것이 바람직하다.
상기 불순물 영역은 인 이온 또는 비소 이온을 주입하여 형성하는 것이 바람직하다.
상기 게이트 절연막은 SiO2막 또는 산화막/질화막/산화막의 적층으로 형성하는 것이 바람직하다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 본 발명의 개시가 완전해지도록 하며, 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면 상에서 동일한 부호로 표시된 요소는 동일한 구성 요소를 의미한다. 또한, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다.
이하 도 1a 내지 도 1h 및 도 2를 참고로 본 발명의 바람직한 실시예를 설명한다.
도 1a 내지 도 1h는 본 발명에 의한 이이피롬의 제조 공정을 나타내는 단면도 들이다.
도 1a에서, p형의 반도체 기판(100) 상에 제1 절연 물질(110)을 형성한다. 산화막으로 이루어진, 제1 절연 물질(110)은 이후 공정에서 식각되어, 반도체 기판(100) 표면의 개구부 형성 시 마스크로 이용된다.
도 1b에서, 제1 절연 물질(110) 상에 제1 포토 마스크(120)를 형성하고, 이를 이용하여 이후 공정에서 메모리 트랜지스터의 터널 산화막이 형성될 반도체 기판 내에 고농도의 n형 불순물 이온, 예를들면 인 또는 비소이온을 주입하여 불순물 영역, 즉 플로팅 정션(junction)(130)을 형성한다.
도 1c에서, 제1 포토 마스크(120)를 제거한 후, 제1 절연 물질(110) 상에 다시 제2 포토 마스크(140)를 형성한다. 제2 포토 마스크(140)를 이용하여 플로팅 정션(130) 일부가 노출되도록 제1 절연 물질(110)을 식각하여 제1 절연막(115)을 형성한다.
도 1d에서, 제1 절연막(115)을 마스크로 이용하여 플로팅 정션(130)이 형성된 반도체 기판(100)을 일부 식각하여, 凹형의 개구부(150)를 형성한다. 본 발명의 실시예에서는 개구부를 凹형으로 형성하였지만, 凹형을 포함하여 두 밑각이 둔각이 아닌, 사다리꼴을 이루는 개구부를 형성할 수 있다. 반도체 기판(100)과 접하는 개구부의 모서리의 내각이 예각을 이룰수록 더 바람직하다.
도 1e에서, 제1 절연막(150)을 제거하고, 상기 개구부(150) 표면 및 반도체 기판(100) 표면에 터널 산화막(160)을 형성한다. 산화막(160)은 SiO2또는 SiON으로 이루어진 것이 바람직하다.
도 1f에서, 터널 산화막(160)이 형성된 반도체 기판(100) 전면에, 개구부(150)를 채우는 제1 도전막(170) 및 그 상면에 제2 절연 물질(180)을 순차적으로 형성한다. 제1 도전막(170)은 폴리 실리콘으로 형성하고, 제2 절연 물질(180)은 SiO2막 또는 산화막/질화막/산화막의 적층으로 형성하는 것이 바람직하다.
도 1g에서, 제1 도전막(170) 및 제2 절연 물질(180)을 식각하여 부유 게이트(175), 선택 트랜지스터의 제1 전도층(177) 및 게이트 절연막(185)을 형성한다.
도시된 바와 같이, 부유 게이트(175)및 터널 산화막(160)의 하부 일부, 즉 이이피롬 셀의 프로그램 및 소거 동작 시 전자가 터널링 되는 영역이 凸형의 돌출부를 갖는다. 콘트롤 게이트에 전압이 인가되었을 때, 이 돌출부의 모서리에 전기장이 집중되어 전기력이 커지므로 전자의 터널링이 용이해진다. 즉, 콘트롤 게이트에 같은 전압을 인가했을때, 돌출부가 있는 경우가 전기장의 집중효과로 인해 돌출부가 없는 경우보다 전자의 터널링이 더 용이하다.
한편, 이 단계에서 부유 게이트(175) 및 그 상면의 게이트 절연막(185)만 형성하고, 선택 트랜지스터의 제1 전도층(177)은 형성하지 않을 수도 있다.
도 1h에서, 부유 게이트(175), 선택 트랜지스터의 제1 전도층(177) 및 게이트 절연막(185)이 형성된 반도체 기판(100) 전면에 제2 도전막(미도시)을 형성하고 식각하여 콘트롤 게이트(190) 및 선택 트랜지스터의 제2 전도층(200)을 형성한다. 제2 도전막은 폴리 실리콘으로 형성하거나, 또는 폴리 실리콘으로 형성하고 그 상면에 텅스텐 실리사이드를 형성하는 것이 바람직하다. 다음, 메모리 트랜지스터 영역, 플로팅 정션 및 선택 트랜지스터 영역에 저농도의 n형 불순물 이온, 예를 들면 인 이온을 주입하여 각각 공통 소스 영역(220), 선택 트랜지스터의 소스 영역(210) 및 드레인 영역(230)을 형성한다. 다시 공통 소스 영역(220) 및 선택 트랜지스터의 드레인 영역(230)에 고농도의 n형 불순물 이온, 예를 들면 비소 이온을 주입하여 고농도의 정션(240,250)을 형성한다.
도 2는 선택 트랜지스터의 게이트가 하나의 전도층, 즉 제2 전도층으로만 형성된 이이피롬의 단면도이다.
도 1g의 설명에서 언급한 바와 같이, 부유 게이트(175) 형성 시 제1 전도층을 형성하지 않고, 콘트롤 게이트(190) 형성 시에 선택 트랜지스터의 제2 전도층(200)만을 형성한다.
도 1h에서, 즉 선택 트랜지스터의 게이트가 두 개의 전도층을 갖는 이이피롬 셀에서, 제2 도전층은 더미(dummy) 게이트이다. 이와 같이 전도층이 두 개인 이이피롬 셀의 장점은 한 개의 전도층을 갖는 이이피롬 셀보다 소자 지연 시간이 감소된다는 것이다. 도 2에서, 즉 선택 트랜지스터의 게이트가 한 개의 전도층을 갖는 이이피롬 셀에서는 도 1h에서 도시된 바와 같이, 두 개의 전도층이 형성된 이이피롬 셀에 비해 게이트의 폭이 2A만큼 감소된다. 즉, 그만큼 셀의 크기가 감소되는 장점이 있다.
이상, 본 발명을 바람직한 실시예들을 들어 상세하게 설명하였으나, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 많은 변형이 가능함은 명백하다.
상술한 바와 같이, 본 발명의 이이피롬의 제조 방법에서는 부유 게이트 및 터널 산화막의 하부 일부에 모서리를 갖는 돌출부를 형성하여 파울러 노드하임 터널링을 더 용이하게 함으로써, 셀의 프로그램 및 소거 동작에 요구되는 전압을 낮출수 있다. 따라서 셀 크기를 감소기킬 수 있다.
Claims (14)
- 표면 일부에, 두 밑각이 둔각이 아닌 사다리꼴 개구부를 포함하는 제1 도전형의 반도체 기판;상기 반도체 기판 내에, 상기 개구부를 둘러싸도록 형성된 제2 도전형의 불순물 영역;상기 반도체 기판 표면 및 상기 개구부의 표면에 형성된 산화막;상기 개구부를 채우면서, 상기 산화막 상면 일부에 형성된 부유(floating) 게이트;상기 부유 게이트 상에 형성된 콘트롤(control) 게이트;상기 부유 게이트 및 상기 콘트롤 게이트 사이에 형성된 게이트 절연막; 및상기 부유 게이트 및 상기 콘트롤 게이트와 이격되어, 상기 산화막 상면 일부에 형성된 제1 전도층을 포함하는 이이피롬(Electrically Erasable and Programmable Read Only Memory;EEPROM).
- 제1 항에 있어서, 상기 개구부는 凹형을 이루는 이이피롬.
- 제1 항에 있어서, 상기 제1 전도층 하부에 상기 게이트 절연막 및 제2 전도층이 순차적으로 형성된 이이피롬.
- 제1 항에 있어서, 상기 산화막은 SiO2또는 SiON으로 이루어진 이이피롬.
- 제1 항에 있어서, 상기 불순물 영역은 인 이온 또는 비소 이온을 주입하여 이루어진 이이피롬.
- 제1 항에 있어서, 상기 게이트 절연막은 SiO2막 또는 산화막/질화막/산화막의 적층으로 이루어진 이이피롬.
- 제1 도전형의 반도체 기판 내에 제2 도전형의 불순물 영역을 형성하는 단계;상기 불순물 영역 상면 일부에, 두 밑각이 둔각이 아닌 사다리꼴 개구부를 형성하는 단계;상기 반도체 기판 표면 및 상기 개구부의 표면에 산화막을 형성하는 단계;상기 산화막 상면 일부에, 상기 개구부를 채우는 부유 게이트를 형성하는 단계;상기 부유 게이트 상면에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 콘트롤 게이트를 형성하는 단계; 및상기 부유 게이트 및 상기 콘트롤 게이트와 이격되어, 상기 산화막 상면 일부에 제1 전도층을 형성하는 단계를 포함하는 이이피롬의 제조 방법.
- 제7 항에 있어서, 상기 개구부는 凹형을 이루는 이이피롬의 제조 방법.
- 제7 항에 있어서, 상기 콘트롤 게이트의 형성 단계와 상기 제1 전도층의 형성 단계를 동시에 수행하는 이이피롬의 제조 방법.
- 제7 항에 있어서, 상기 제1 전도층 하부에 상기 게이트 절연막 및 제2 전도층이 순차적으로 형성되는 이이피롬의 제조 방법.
- 제10 항에 있어서, 상기 제2 전도층을 형성하는 단계와 상기 부유 게이트의 형성 단계를 동시에 수행하는 이이피롬의 제조 방법,
- 제7 항에 있어서, 상기 산화막은 SiO2또는 SiON으로 이루어진 이이피롬의 제조 방법.
- 제7 항에 있어서, 상기 불순물 영역은 인 이온 또는 비소 이온을 주입하여 형성하는 이이피롬의 제조 방법.
- 제7 항에 있어서, 상기 게이트 절연막은 SiO2막 또는 산화막/질화막/산화막의 적층으로 형성하는 이이피롬의 제조 방법.
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| KR100485485B1 (ko) * | 2002-09-19 | 2005-04-27 | 동부아남반도체 주식회사 | 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975383A (en) * | 1986-06-02 | 1990-12-04 | Texas Instruments Incorporated | Method for making an electrically erasable programmable read only memory cell having a three dimensional floating gate |
-
2001
- 2001-02-23 KR KR1020010009282A patent/KR100688489B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| KR100485485B1 (ko) * | 2002-09-19 | 2005-04-27 | 동부아남반도체 주식회사 | 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법 |
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