KR20000005969A - 비휘발성반도체디바이스및그제조방법 - Google Patents

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Abstract

본 발명은 비휘발성 랜덤 액세스 메모리(non-volatile random access memory: NVRAM) 셀 및 그 제조 방법을 개시한다. NVRAM 셀은 소스 및 드레인 영역을 갖는 기판을 포함한다. 뾰족한 팁(tip)을 갖는 스파이크(spike)가 소스 영역 내에 연장되어 있다. 단일 스파이크 대신에 두 개의 인접한 스파이크가 소스 영역 내에 포함된다. 이와 달리, 소스 내의 단일 스파이크에 부가하여 두 개의 스파이크가 드레인 영역 안에 포함될 수 있다. 두 개의 인접한 스파이크는 부동 게이트(floating gate)로 향하는 하나의 팁과 부동 게이트로부터 멀어지는 두 개의 팁을 갖는다. 스파이크는 높은 전기장을 제공하여 부동 게이트와 소스 영역 사이의 전하 이동을 용이하게 한다. 터널 산화물층은 기판으로부터 부동 게이트를 분리한다. 게이트 산화물 및 제어 게이트 또한 부동 게이트 위에 형성된다. 단일 스파이크는 기판을 덮는 마스크 내에 형성된 개구를 통하여 선택된 결정면을 따라 우선적으로 에칭함으로써 형성된다. 두 개의 인접한 스파이크는 개구의 측벽 상에 먼저 스페이서를 형성하여 개구의 폭을 감소시키고, 마스크 플러그(mask plug)로 감소된 개구를 충진하며, 스페이서를 제거하고, 기판을 에칭하여 형성된다.

Description

비휘발성 반도체 디바이스 및 그 제조 방법{NVRAM CELL USING SHARP TIP FOR TUNNEL ERASE}
본 발명은 비휘발성 랜덤 액세스 메모리(non-volatile random access memory: NVRAM) 셀 및 그 제조 방법에 관한 것으로써, 보다 상세하게는 NVRAM 셀의 소스 또는 드레인 안으로 연장되어 있는 적어도 하나의 뾰족한 팁(tip) 또는 스파이크(spike)를 구비하는 NVRAM 셀에 관한 것이다.
스마트 카드(smart card) 및 자동차 응용 분야는 EEPROM (electrically erasable programmable read only memory)과 같이 전원이 차단된 후에도 예를 들어 논리 하이 또는 로우와 같은 저장 상태가 유지되는 저전력 NVRAM 셀을 필요로 한다. 셀 크기를 축소하고 NVRAM 셀을 판독하고, 기록하고, 소거하기 위하여 요구되는 전원 전압을 감소시키기 위하여 개선된 CMOS(complementary metal oxidesemiconductor) 셀 및 공정에 대해 지속적이며 과감한 축소가 이루어져 왔다. 축소된 NVRAM 셀은 NVRAM 셀을 프로그래밍하거나 소거하는 데 고전압을 필요로 한다. NVRAM 셀을 프로그래밍하고 소거하는 것과 연관된 고전압은 CMOS 소자 크기의 축소와 양립할 수 없다.
도 1은 부동(floating) 게이트(110), 제어 게이트(120), 두 개의 드레인/소스 단자(105, 115)를 갖는 전형적인 NVRAM 셀(100)을 개략적으로 도시한다. 단자(105)는 셀(100)의 비트 라인이며, 이는 디코딩 회로에 연결될 수 있다. 이후로는 간단히 비트 라인 B/L 단자(105)를 드레인으로 지칭하며, 다른 단자(115)를 소스로 지칭할 것이다.
비트 라인 B/L 단자(105), 제어 게이트(120), 소스(115)에 인가되는 전압에 따라, 부동 게이트(110)는 충전(기록)되거나 방전(소거)된다. 방전은 소스 단자(115)를 통해서만 일어난다. NVRAM 셀(100)의 부동 게이트(110)는 전하를 저장한다.
기록 또는 소거 동작의 완료 후 저장된 전하를 유지하기 위하여, 부동 게이트(110)는 산화물, 질화물, 재산화된 질화물의 조합인 ONO(oxy-nitride-oxide) 층과 같은 유전체 절연층(130)에 의하여 덮혀 있다. 부동 게이트와 밑에 있는 기판(140) 사이에 위치하고 있는 유전체 절연층(135)은 터널(tunnel) 산화물로 지칭되며, 이 터널 산화물은 통상적으로 얇아서 부동 게이트 트랜지스터(100)의 부동 게이트와 소스(또는 드레인) 사이의 전자 터널링을 가능하게 한다.
본 발명은 신호가 부동 게이트에 저장되는 적층형 게이트 비휘발성 메모리셀에 관한 것이다. 당업자는 이러한 셀이 여러 방식으로 동작될 수 있다는 것을 알 것이다. 셀 동작에 사용되는 가장 좋은 방법 중 두 가지에 대해 이하에서 기술한다. 그러나 이들 방법이 가능한 모든 방법을 나타내는 것으로 해석되어서는 안되며, 당업자라면 이들 방법이 다른 동작 모드가 파생될 수 있는 두 개의 주요 부류를 규정한다는 것을 인식할 것이다.
채널 고온 전자(hot electron) 기록
채널 고온 전자 모드의 동작에서 셀(100)을 기록하기 위하여, 소스(115), 드레인(105), 제어 게이트(120)에 전압이 인가되어 채널 영역(125)을 도통시킨다. 이 모드에서, 채널(125)을 통하는 전류가 드레인 영역(105) 근처에서 고온 전자를 발생시킨다. 이들 고온 전자 중 적은 양의 일부 고온 전자는 채널 영역(125), 소스(115), 드레인(105) 영역으로부터 부동 게이트(110)를 분리하는 유전체 박막(135)을 가로질러 부동 게이트(110) 안으로 주입되기에 충분한 에너지를 갖는다. 이러한 유전체 막은 전형적으로 실리콘 산화물이고 터널 산화물로 지칭된다.
NFET 메모리 셀의 기록을 위해 전형적으로 소스(115)에 접지 전위 0 V, 드레인(105)에 전형적으로 예를 들어 5 V인 양의 전압, 제어 게이트(120)에 예를 들어 10 V인 높은 전압을 인가한다. 부동 게이트(110)에서의 전압은 도전 영역의 도전성을 결정한다. 부동 게이트(110)는 표준 CMOS 트랜지스터의 게이트와 유사하다. 하지만, 부동 게이트가 전기적으로 격리되어 있기 때문에, 게이트간 유전체(130)와 터널 산화물(135) 사이의 캐패시턴스 비율과 인접한 영역의 바이어스 조건을 매개로 하여 제어 게이트(120)에 인가된 전압이 부동 게이트(110)와 결합된다.
터널 기록
터널 기록 모드 동작을 사용한 셀(100) 기록은 전자가 드레인 영역으로부터 부동 게이트로 터널링되도록 드레인(105)과 부동 게이트(110) 사이의 터널 산화물의 영역 내에 전기장을 생성하게 하는 방식으로 드레인 영역(105) 및 제어 게이트(120)를 바이어싱하여 이루어진다. NFET 메모리 셀(100)의 예에서, 드레인 영역(105)은 접지 0 V, 소스 영역(115)은 5 V로 설정될 수 있는 반면, 제어 게이트(120)는 높은 전압, 예를 들어 15 V로 바이어싱된다. 채널 고온 전자 모드 동작의 경우에서와 마찬가지로, 부동 게이트(110) 상의 실제 전압은 부동 게이트(110)와 인접한 모든 영역 사이의 캐패시턴스성 커플링(capacitive coupling)에 의하여 결정된다. 채널 고온 전자에 의하여 전자를 주입하는 데 필요한 전류보다 터널링하는 데 필요한 전류가 훨씬 적다는 데 주목해야 한다.
터널 소거
소거 동작은 채널 고온 전자 기록 모드 및 터널 기록 모드 동작 모두에서 동일하다. 셀(100)을 소거하기 위하여, 높은 전기장이 터널 산화물을 가로질러 생성되어 부동 게이트(110)로부터 소스(115)로 전자가 터널링되도록 소스 영역(115)은 상대적으로 높은 전위로 바이어싱되고, 제어 게이트(120)는 음전위로 바이어싱된다. 예를 들면, NFET 메모리 셀(100)인 경우, 소스(115)는 8 V로 바이어싱되며, 제어 게이트(120)는 -6 V로 바이어싱된다.
터널 기록하는 경우에서와 마찬가지로, 부동 게이트(110)에서의 전압은 터널 산화물에 걸리는 전기장을 규정한다. 부동 게이트(110)가 전기적으로 격리되어 있기 때문에, 전압은 인접한 영역, 즉 소스(115), 드레인(105), 채널(125)에 인가된 전압을 고려한 게이트간 유전체와 터널 산화물 사이의 캐패시턴스 비율에 의하여 규정된다. 셀의 기록은 부동 게이트(110)에 전자를 부가하는 행위인 반면, 셀의 소거는 부동 게이트(110)로부터 전자를 제거하는 행위이다. 또한 소거된 NFET 셀의 경우에는 채널 영역(125)이 도전성이지만 기록 상태에서는 전류를 쉽게 통하지 않는다는 것을 알 수 있다.
높은 NVRAM 프로그래밍 전압을 감소시키기 위한 하나의 방법은 부동 게이트(110)와 소스(115) 사이에 있는 터널 산화물(135)의 두께를 축소하거나 감소시키는 것이다. 하지만, 얇은 터널 산화물은 소위 보유 불량(retention fail)이라 칭하여지는 부동 게이트(110)에 저장된 전하의 손실과 관련되어 있다. 따라서, 이러한 셀은 비휘발성 메로리로 사용될 수 없다. 그러므로, 터널 산화막 두께를 더 이상 감소시키지 않고 이에 따라 보다 얇은 터널 산화물층과 연관된 문제를 야기시킴 없이 저전압에서 원활히 동작하는 NVRAM 셀을 제공할 필요가 있다.
본 발명의 목적은 통상적인 NVRAM 셀의 문제를 배제하며 저전압에서 동작하는 NVRAM 셀 및 그 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 터널 산화물 두께를 감소시키지 않고 증가된 캐리어 터널링을 갖는 NVRAM 셀을 제공하는 것이다.
본 발명의 또 다른 목적은 기록 및/또는 부동 게이트에 저장된 전하의 소거를 위한 캐리어 터널링을 용이하게 하는 높은 전기장 영역을 갖는 NVRAM 셀을 제공하는 것이다.
본 발명의 이러한 목적과 다른 목적은 소스 및 드레인 영역을 구비하는 기판을 포함하는 NVRAM에 의하여 달성된다. 팁(tip)을 갖는 스파이크(spike)가 소스 또는 드레인 영역 중의 하나 또는 둘 다에 연장되어 있고, 스파이크 팁은 드레인 영역으로부터 부동 게이트로 연장되어 있다. 스파이크는 부동 게이트와 소스 영역 사이에서의 전하의 터널링을 용이하게 한다. 구체적으로, 본 발명의 실시예에서, 부동 게이트로부터 소스 영역으로 연장되어 있는 스파이크 팁이 부동 게이트로부터 소스 영역으로의 전하 캐리어의 터널링을 용이하게 하는 높은 전기장을 제공하며, 그 결과 부동 게이트에 저장된 전하가 제거되거나 소거된다. 본 발명의 실시예에서, 드레인으로부터 부동 게이트 안으로 연장되어 있는 스파이크 팁이 드레인 영역으로부터 부동 게이트로의 전하 캐리어의 터널링을 용이하게 하는 높은 전기장을 제공하여, 전하는 부동 게이트에 저장되거나 기록된다.
다른 실시예에서, 단일 스파이크 대신에 예를 들어 두 개의 인접한 스파이크가 소스 및 드레인 내에 포함된다. 두 개의 인접한 스파이크는 부동 게이트로 향해 있는 하나의 팁과 부동 게이트로부터 바깥쪽을 향한 두 개의 팁을 구비한다. 세 개의 팁을 갖는 두 개의 인접한 스파이크는 드레인 또는 소스 영역과 부동 게이트 사이에서의 전하의 이동을 용이하게 하는 양방향의 높은 전기장을 갖는 전자 주입점을 생성한다. 높은 전기장을 유도하는 스파이크 팁은 NVRAM 셀의 소거 및 기록 동작에 요구되는 전압 레벨을 감소시킨다.
단일 스파이크는 기판을 덮는 패턴화된 질화물 층 내에 형성된 개구를 통하여 기판을 에칭함으로써 형성된다. 기판은 특정 결정학적 방향이 다른 방향보다 빠르게 에칭되는 이방성 에칭을 사용하여 에칭된다. 스파이크를 형성하기 위하여 기판을 에칭하기 전에, 스페이서를 질화물 층 내의 개구의 측벽 상에 형성하여 개구의 폭을 서브-리소그래픽(sub-lithographic) 치수로 감소시킨다. 리소그래픽 이미지가 직접적으로 충분히 작게 만들어질 수 있다면, 측면 스페이서는 생략될 수 있다.
두 개의 인접한 스파이크는 개구의 측벽 상에 먼저 스페이서를 형성하여 개구 폭을 감소시키고, 마스크 플러그(mask plug)로 감소된 개구를 충진하고, 스페이서를 제거하고, 전술한 방법과 유사한 방법을 사용하여 기판을 에칭함으로써 형성된다.
도 1은 통상적인 비휘발성 랜덤 액세스 메모리 셀의 단면도,
도 2는 본 발명에 따른 메모리 셀 레이아웃의 평면도,
도 3은 본 발명에 따른 도 2에 도시한 메모리 셀의 선 3―3'에 따른 단면도,
도 4는 본 발명에 따른 도 2에 도시한 메모리 셀의 선 4―4'에 따른 단면도,
도 5 내지 8은 본 발명에 따라 도 2의 메모리 셀을 형성하는 방법을 도시한 도면,
도 9는 본 발명의 다른 실시예에 따른 메모리 셀 레이아웃의 평면도,
도 10은 본 발명에 따른 도 9에 도시한 메모리 셀의 선 10―10'에 따른 단면도,
도 11은 본 발명에 따른 도 9에 도시한 메모리 셀의 선 11―11'에 따른 단면도,
도 12 내지 16은 본 발명에 따라 도 9의 메모리 셀을 형성하는 방법을 도시한 도면.
도면의 주요 부분에 대한 부호의 설명
200 : 적층 게이트 트랜지스터 205 : 소스 영역
210 : 드레인 영역 212 : 드레인 컨택트
215 : 채널 영역 225 : 터널 산화물층
230 : STI 영역 235 : 스파이크
240 : 부동 게이트 245 : 게이트간 유전층
250 : 제어 게이트 255 : 질화물 스페이서
본 발명의 또 다른 특징과 이점은 본 발명의 바람직한 실시예를 설명하고 도시하는 첨부 도면을 참조하여 기술한 이하의 상세한 설명을 참조하여 보다 쉽게 명확해질 것이며 도면 전체에 걸쳐서 동일한 참조 부호는 동일한 구성 요소를 나타낸다.
도 2는 본 발명에 따른 적층 게이트(stack gate) 트랜지스터(200)를 갖는 NVRAM 셀 레이아웃의 평면도이다. 편의상, 부동 게이트 트랜지스터만을 도시한다. 회로 수단이 표준 어드레싱 기법을 이용하여 셀을 어드레싱하는 데 제공된다는 것을 알 수 있다. 여러 개의 메모리 셀을 종횡으로 정렬하여 메모리 셀 어레이를 형성할 수도 있다. 도 2에서 참조 번호 (205)로 도시한 소스 영역은 메모리 셀 어레이 내의 상이한 NVRAM 셀들의 공통 소스 영역을 형성하는 강도핑된 띠형상부(strip)이다.
도 2에 도시한 바와 같이, 적층 게이트 트랜지스터(200)는 채널 영역(215)에 의하여 분리된 소스 영역(205)과 드레인 영역(210)을 갖는다. 예로써, n-형 재료로 강도핑된 소스 및 드레인 영역(205, 210)이 p-형 재료로 도핑된 기판 내에 형성된다. 도 2는 또한 드레인(210)의 소정 부분 위에 형성된 드레인 컨택트(212)를 도시한다. 밑에 있는 기판(220)(도 3)으로부터 부동 게이트(240)를 격리하는 터널 산화물층(225)(도 3) 위에 부동 게이트(240)가 형성된다. 부동 게이트(240)는 소스(205)의 일부분 및 채널(215)과 중첩한다.
도 3 및 4는 도 2에 도시한 부동 게이트 트랜지스터(200)의 선 3―3' 및 4―4'에 따른 단면도를 각각 도시한다. 도 3 및 4에서, 참조 부호 (220)로 도시한 실리콘과 같은 반도체 기판은 그 안에 형성된 소스 및 드레인 영역(205, 210)을 갖는다. 도 4에 도시한 바와 같이, 부동 게이트(240) 아래에 위치한 채널(215)에 의하여 소스와 드레인 영역(205, 210)이 분리되어 있다. 터널 산화물층과 같은 유전층(225)은 부동 게이트(240)와 채널(215) 사이에 형성되어 있다. 도 4는 어레이의 상이한 메모리 셀들을 서로 전기적으로 격리하여 메모리 셀 어레이 내의 인접한 소자로부터 적층 게이트 트랜지스터(200)를 분리하는 얕은 트렌치 격리(shallow trench isolation: STI) 영역(230)을 도시한다.
도 3에 도시한 바와 같이, ONO 층과 같은 게이트간 유전층(245)이 부동 게이트(240) 위에 형성되어 있고 제어 게이트(250)가 게이트간 유전층(245) 위에 형성되어 있다. 질화물 스페이서와 같은 측벽 유전체 스페이서(255)가 부동 및 제어 게이트(240, 250)를 둘러싸고 있다. 따라서, 부동 게이트(240)는 절연 재료, 즉 터널 산화물(225), 게이트간 유전층(245), 질화물 스페이서(255)에 의하여 완전히 캡슐화되어 있다.
도 3에 도시한 바와 같이, 뾰족한 팁을 갖는 적어도 하나의 스파이크(235)가 부동 게이트 트랜지스터(200)의 소스 (또는 드레인)(205) 안으로 연장되어 있다. 하방으로 향하는, 즉 부동 게이트(240)로부터 소스(205) 안으로 연장되는 뾰족한 팁을 갖는 스파이크에 의해 높은 전기장이 부동 게이트(240)와 소스(205) 사이의 비교적 작은 전압차로부터 만들어진다. 높은 전기장은 소거를 위한 감소된 소스 전압에서 전자가 터널 산화물(225)을 관통하여 소스 영역(205)으로 터널링하는 것을 용이하게 한다.
도 2에 도시한 바와 같이, 부동 게이트(240)는 L-형태를 갖고 있으며, 예를 들어 L-형태의 한쪽 다리는 채널(215)과 중첩하고 L-형태의 다른 한쪽 다리는 소스(205)의 일부분과 중첩한다. 스파이크(235)는 도 2에서 스파이크의 뾰족한 팁을 나타내는 선으로 도시되어 있으며, 스파이크(235)는 소스(205)를 가로질러 연장되어 있다. 스파이크(235)의 일부분은 소스(205)와 중첩하는 부동 게이트(240)의 부분 아래에 있다.
도 5 내지 8은 도 8의 메모리 셀 형성 방법의 단계를 도시한다. 도 5에 도시한 바와 같이, STI 영역(230)을 기판(220) 내에 형성한다. STI 공정 완료 후, 얇은 산화물층(260) 및 두꺼운 질화물층(265)을 예를 들어 100 결정 방향을 갖는 실리콘 웨이퍼 전체 위에 각각 형성한다. 예로써, 얇은 산화물층(260)의 두께는 대략 10 ㎚이고, 질화물 층(265)의 두께는 대략 100 ㎚이다.
통상적인 리소그래픽 방법을 사용하여 산화물 및 질화물 층(260, 265)을 관통하여 개구(270)를 형성한다. 예를 들면, 질화물층(265)을 그 위에 형성한 마스크(275)를 사용하여 패터닝한다. 질화물층(265)을 에칭하여 밑에 있는 산화물층(260)의 일부분을 노출시키고, 노출 부분을 에칭하여 개구(270)를 형성한다. 도 6의 평면도에 도시한 바와 같이, 개구(270)는 NVRAM 셀의 공통 소스(205)가 이후에 형성될 장소의 소정 부분 위에 형성되며, 도 5는 도 6의 선 5―5'에 따른 단면도이다. 소스 및 드레인 영역(205, 210)이 개구(270)의 위치를 이에 결부시켜서 설명하기 위하여 도시되어 있다. 하지만, 이후 설명하는 바와 같이 게이트 구조 완성 후 소스 및 드레인 영역(205, 210)을 형성하며, 게이트 구조는 부동 및 제어 게이트를 포함한다.
개구(270)를 형성한 후 도 7에 도시한 바와 같이 마스크(275)(도 5)를 제거한다. 그리고 나서, 예를 들어 TEOS(tetra ethyl ortho silicate)와 같은 스페이서를 개구(270)(도 5)의 측벽 상에 형성하여 개구의 폭을 서브-리소그래픽 크기로축소하고 서브-리소그래픽 개구(285)를 형성한다. 예로써, 서브-리소그래픽 개구(285)의 감소된 폭(290)은 1000 Å이다.
웨이퍼를 예를 들어 실리콘 기판(220)의 100 결정면을 따라 우선적으로 에칭하는 KOH로 이방성 에칭한다. KOH는 하나의 결정학적 방향, 예를 들어 100 결정면을 따라 다른 방향보다 빠르게 기판을 에칭한다. 100 결정면을 따른 우선적 에칭에 의해 111 면이 노출되게 되고 실리콘 기판(220) 내에 아랫쪽을 향하는 첨단부(point)를 갖는 스파이크(235)가 생성된다.
불화 수소산(hydrofloric acid)으로 습식 에칭함으로써 질화물에 대하여 선택적으로 TEOS 스페이서(280)를 제거한다. 그리고 나서, 도 8에 도시한 바와 같이, 이온 주입(292)을 수행하여 스파이크(235)를 둘러싸는 기판(200)의 소정 부분 내에 확산 영역(295)을 형성할 수도 있다. 질화물은 이러한 선택적 주입에 대한 마스크 층(265)으로 작용한다. 제거된 TEOS 스페이서(280)의 폭(300)(도 7)은 그 위에 형성될 부동 게이트(240)(도 3) 아래에 있게 될 확산부(295)가 소스 확산부(205)(도 3)에 연결되는 것을 보장하기에 충분한 중첩 공차를 제공한다.
이어서, 질화물 및 산화물층(265, 260)이 제거되고 통상적인 NVRAM 공정을 수행하여 도 3에 도시한 적층 게이트 트랜지스터(200)를 형성한다. 구체적으로, 터널 산화물(225)을 기판 위에 형성된다. 터널 산화물(225)은 또한 스파이크(235)를 라인닝(lining)한다. 이어서, 부동 게이트(240)를 형성한 후 게이트간 유전체 층(245)과 제어 게이트(250)를 형성한다. 스페이서(255)를 게이트 적층을 둘러 싸게 형성하여 부동 게이트(240)를 완전히 격리한다.
부동 및 제어 게이트(240, 250)를 형성한 후, 소스 및 드레인 영역(205, 210)을 이온 주입에 의하여 형성한다. 만약 필요하다면, 소스 주입 또는 확산부를 스파이크(235) 주위의 부동 게이트(240)(도 3) 아래에 위치한 확산 영역(295)(도 8)과 연결하거나 결합시키기 위하여 어닐링을 수행할 수 있다.
5 내지 6 V와 같은 비교적 낮은 전압을 제어 게이트에 인가하면, 스파이크(235)의 팁에 높은 전기장이 생성된다. 높은 전기장은 부동 게이트에 저장된 전하를 소거하기 위하여 부동 게이트(240)로부터 소스(205)로 전자가 터널링하는 것을 용이하게 한다.
전술한 저전압 소거 동작에 부가하여 개별 셀에 대한 저전압 기록 동작을 위해, 양방향, 즉 부동 게이트로의/로부터의 전자 이동이 달성되어야만 한다. 이는 전하를 소거하기 위하여 셀의 소스 영역 내에 팁을 갖는 스파이크 구조에 부가하여 셀의 드레인 영역 내에 팁을 갖는 스파이크 구조를 형성함으로써 달성될 수 있다.
도 9는 도 2에 도시한 소스 영역(205) 상의 단일 스파이크(235) 대신에, 소스 영역(205)을 가로질러 연장되어 있는 선에 의하여 도시한 세 개의 인접한 스파이크 팁(320, 325, 330)을 갖는 적층 게이트 트랜지스터의 레이아웃의 평면도를 도시한다. 또한, 세 개의 인접한 스파이크 팁(320', 325', 330')을 드레인 영역(210)을 가로질러 연장되어 있는 선에 의하여 도시하고 있다. 부동 게이트(240)는 Z-형태를 갖고 있고, Z-형태의 하나의 다리는 도 2와 유사하게 소스 확산부(205) 내의 스파이크의 일부분과 중첩하며 Z-형태의 다른 하나의 다리는 드레인 확산부(210) 내의 스파이크의 일부분과 중첩한다. Z-형태의 중앙부는채널(215)과 중첩한다.
도 10 및 11은 도 9의 선 10'―10' 및 선 11'―11'에 따른 단면도이다. 도 10은 공통 소스(205) 안으로 아래로 향해 있는 두 개의 팁(320, 325)을 갖는 제 1 쌍의 인접한 스파이크 및 부동 게이트(240) 쪽으로 위로 향해 있는 제 3 팁(330)을 도시하고 있다. 도 11은 드레인(210) 안으로 아래로 향해 있는 두 개의 스파이크 팁(320', 325') 및 부동 게이트(240) 쪽으로 위로 향해 있는 제 3 팁(330')을 도시한다. 팁을 위로 향하게 함으로써, 전하를 부동 게이트(240)에 저장(또는 기록)하는 것이 용이하게 된다.
도 12 내지 16은 도 9의 적층 게이트 트랜지스터(400)의 형성 방법을 도시하고 있다. 도 6과 관련하여 기술한 것과 유사하게, 도 12는 마스크(340) 내에 형성된 개구(270)를 도시하고 있다. 이후에 소스 영역(205) 및 드레인 영역(210)이 형성될 기판의 부분들 내에 개구(270)가 위치한다.
도 12에 도시한 바와 같이, STI 공정 후 패턴화된 치밀화되지 않은 TEOS 층(340)을 전체 실리콘 웨이퍼 위에 형성하며, 패턴화된 TEOS 층(340)은 예를 들어 이방성 에칭에 의하여 에칭될 영역을 규정한다. 예로써, 실리콘 기판(220)은 100 결정 방향을 갖고 있으며, 패턴화된 층(340)은 대략 150 ㎚의 두께를 갖는 치밀화되지 않은 TEOS 층이다.
도 5와 관련하여 기술한 것과 유사하게, 개구(270)를 TEOS 마스크(340) 에 형성하여 예를 들어 이후에 형성되는 NVRAM 셀의 공통 소스 및 드레인의 일부분을 노출시킨다. 도 15에 도시한 바와 같이, 개구(270)는 단결정 위에서 하나의 STI에지(450)로부터 공통 소스 영역(205) 건너편에 위치하고 있는 다른 에지(455)로 연장되어 있으며 하나의 STI 에지(450')로부터 드레인 영역(210) 건너편에 위치하고 있는 다른 에지(455')로 연장되어 있다.
도 7과 관련하여 기술한 것과 유사하게, 도 12는 TEOS 층(340) 내에 서브-리소그래픽 띠형상부(285)를 생성하기 위하여 개구(270)의 측벽 상에 형성한 스페이서(280'), 예를 들어 질화물 스페이서를 도시하고 있다. 제 2 치밀화되지 않은 TEOS 층(350)을 제 1 TEOS 층(340) 위에 형성한다. 제 2 TEOS 층(350)은 서브-리소그래픽 띠형상부(285)를 완전히 충진한다. 제 2 TEOS 층을 질화물 스페이서의 상부보다 낮게 이방성으로 에칭하여 도 14에서 도시한 TEOS 플러그(355)를 형성한다. 도 16은 소스 영역(205) 위에 하나의 TEOS 플러그(355) 및 드레인 영역(210) 위에 하나의 TEOS 플러그(355')를 갖는 NVRAM 셀(400)의 평면도를 도시하고 있다.
이어서, 질화물 스페이서(280')를 예를 들어 고온 인조(phosphoric bath)를 사용하여 제거한다. 도 14에 도시한 바와 같이, 이러한 결과, TEOS 플러그 또는 띠형상부(355)가 보다 큰 TEOS 개구(270) 내의 중심에 위치하는 서브-리소그래픽 '도넛(donut)'이 생성된다. TEOS 플러그 또는 띠형상부(355)는 STI에 의하여 지지되며 개구(270)를 통하여 노출된 기판의 단결정 실리콘을 부분적으로 덮고 있으며, 예를 들어 부동 및 제어 게이트를 형성한 후 형성될 소스(205)와 드레인(210)(도 10, 11)과 결합시키기 위하여 불순물을 주입하고 확산시킬 수 있다.
도 14에 도시한 바와 같이, 웨이퍼를 예를 들어 KOH로 에칭하며, KOH는 TEOS 플러그 또는 띠형상부(355)의 양 측면(360, 365) 상에 노출된 기판 부분을 에칭한다. 예로써, 실리콘 기판은 100 결정면을 따라서 우선적으로 에칭된다. 이에 따라 TEOS 플러그 또는 띠형상부(355)의 측면(360, 365) 각각에 두 개의 인접한 스파이크(310, 315)가 생성되며, 노출된 111 면이 남게된다. 두 개의 스파이크(310, 315) 각각은 실리콘 기판(220) 안으로 아래로 향해 있는 첨단부(320, 325)를 갖는다. 더욱이, 기판(220)으로부터 바깥쪽으로 향하는, 즉 TEOS 띠형상부(355)로 향해 있는 첨단부(330)를 갖는 제 3 스파이크(387)가 형성된다. 제 3 스파이크(387)의 뾰족한 첨단부 또는 팁(330)은 TEOS 띠형상부(355) 하부에서 띠형상부(355)를 따라 중심에 위치한다.
스페이서(280')의 치수(도 13) 및 에칭 시간의 길이를 조절하여 기판(220) 안으로 아래로 향하는 두 개의 팁 또는 첨단부(320, 325)와 기판(220)으로부터 위로 향하는, 즉 TEOS 띠형상부(335)로 향하는 제 3 팁 또는 첨단부(330)를 구비하는 바람직한 스파이크를 갖게 되는 바람직한 에칭 프로파일을 얻을 수 있다.
만일 필요하거나 원한다면, 패턴화된 TEOS 막을 마스크로 사용하여 TEOS 띠형상부(355) 주변의 기판 영역 내에 노출된 실리콘 및 스파이크(310, 315)를 주입하여, 예를 들어 적층 게이트 트랜지스터(400)의 소스 및 드레인 영역(205, 210)(도 10 및 11)을 주입한 후 형성되는 확산 영역과 결합 또는 연결하기 위한 참조 부호(295)로 도 8에 도시한 것과 유사한 n+ 확산 영역을 형성할 수 있다.
이와 달리, 예를 들어 TEOS 마스크(280')의 두께가 블럭 마스크(block mask)로서 충분하지 않은 경우, 만약 원하거나 필요하면 블럭 레벨(block level) 및 주입을 수행한다. 만약 필요하다면, 추가 마스킹 및 주입을 수행하여스파이크(310, 315) 근처의 확산부(이 확산부는 부동 게이트 형성 후 그 밑에 있게 될것임) 와 부동 게이트 및 제어 게이트를 형성한 후 형성되는 소스 또는 드레인 확산부 사이에서 양호한 전기적 접속이 이루어지게 할 수 있다. 스파이크(310, 315) 근방의 확산 영역을 형성한 후, 치밀화되지 않은 TEOS(340)를 예를 들어 습식 에칭에 의하여 제거한다.
도 9에서 도시한 바와 같이, 인접한 스파이크의 두 개의 쌍이 본 발명의 이러한 실시예에 의하여 형성된다. 도 10에 도시한 바와 같이 제 1 쌍은 소스 영역(205)이 될 실리콘 기판(220)의 소정 부분 내에 위치한다. 도 10은 소스 영역(205) 안으로 아래로 향하는 스파이크 팁(320, 325) 및 기판(220)으로부터 적층의 부동 게이트 부분 안으로 향하는 제 3 스파이크 팁(330)을 도시한다. 도 11은 드레인 영역(210)의 일부가 될 실리콘 기판의 소정 부분 안으로 아래로 향하는 스파이크 팁(320', 325') 및 기판(220)으로부터 적층의 부동 게이트 부분 안으로 향하는 제 3 스파이크 팁(330')을 도시하고 있다. 도 11에 도시한 NVRAM 셀(400)의 드레인 영역(210) 내에 스파이크를 생성하는 에칭 공정은 소스 영역(205) 내에 스파이크를 생성하기 위하여 기술된 공정과 동일하다.
도 9 내지 11은 게이트 산화물(245)에 의하여 분리된 부동 및 제어 게이트(240, 250)를 형성하는 단계와, 소스 및 드레인 영역(205, 210)을 형성하는 단계와, 부동 게이트(240)를 캡슐화하는 스페이서(255)를 형성하는 단계와, 드레인 컨택트(212), 패시베이션층(passivation), 금속층(metallization)과 같은 다른 통상적인 단계와 같이 전술한 것과 유사한 통상적인 NVRAM 공정을 수행하여 완성된NVRAM 셀(400)을 도시한다.
NVRAM 셀(400)(도 10)의 실제 동작 조건은 터널 산화물 두께, 게이트간 유전체 두께, 셀 설계 구조의 함수라는 것을 알 수 있다. 예로써, 셀을 기록하는 데에는,
제어 게이트 전압: 높은 전압, 예를 들면 8 V,
소스 라인 전압: 중간 전압, 예를 들면 3 V,
드레인 전압: 낮은 전압, 예를 들면 0 V
가 사용된다.
셀을 소거하는 데에는,
제어 게이트 전압: 낮은 전압, 예를 들면 0 V,
소스 라인 전압: 높은 전압, 예를 들면 8 V,
드레인 전압: 중간 전압, 예를 들면 3 V
가 사용된다.
또 다른 실시예는 도핑된 영역 중의 하나 내에, 예를 들어 소스 내에 단일 스파이크를 갖고 다른 도핑된 영역 내에, 예를 들어 드레인 내에 두 개의 스파이크를 갖는 셀을 포함한다. 이와 달리, 소스 및 드레인 영역 모두가 단일 스파이크를 가질 수도 있다.
본 발명은 예시적이며 기결정된 실시예를 참조하여 구체적으로 도시하고 기술하였으나, 첨부한 특허 청구 범위의 범주에 의해서만 제한되어져야 하는 본 발명의 사상 및 범주를 벗어나지 않고 형태 및 상세한 내용에 대한 전술한 변화 및 다른 변화가 본 발명에 대해 이루어질 수 있다는 것이 당업자에 의하여 이해될 수 있을 것이다.
본 발명에 따라 적어도 하나의 뾰족한 팁을 갖는 스파이크가 NVRAM 셀의 소스 및/또는 드레인 안으로 연장되어 있어, 저전압에서 원활히 동작하는 NVRAM 셀이 제공된다.

Claims (27)

  1. 제 1 도전형의 채널 영역, 제 2 도전형의 제 1 및 제 2 영역을 구비하되, 상기 제 1 영역이 상기 제 1영역 안에 연장되어 있는 제 1 스파이크(spike)를 갖는 제 1 도전형의 기판과,
    상기 기판 위에 형성된 유전층과,
    상기 유전층 위에 형성된 전하를 저장하기 위한 부동 게이트(floating gate)
    를 포함하는 비휘발성 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 1 도전형은 p-형이고 상기 제 2 도전형은 n-형인 비휘발성 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 영역이 소스이고 상기 제 2 영역이 드레인인 비휘발성 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 스파이크가 선택된 결정면을 갖는 상기 제 1 영역의 실리콘을 노출시키는 비휘발성 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 제 1 스파이크가 상기 부동 게이트에 저장된 상기 전하의 제거를 위한 상기 부동 게이트로부터 상기 제 1 영역으로의 상기 전하의 터널링을 용이하게 하는 비휘발성 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 부동 게이트가 상기 제 1 영역의 일부분 위와 상기 제 1 및 상기 제 2 영역 사이에 위치한 상기 채널 영역 위에 형성된 비휘발성 반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 제 2 영역이 상기 제 2 영역 안에 연장되어 있는 제 1 스파이크를 포함하는 비휘발성 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 스파이크가 상기 부동 게이트에 저장된 상기 전하의 제거를 위한 상기 부동 게이트로부터 상기 제 1 영역으로의 상기 전하의 터널링과 상기 부동 게이트에 상기 전하를 저장하기 위한 상기 제 2 영역으로부터 상기 부동 게이트로의 상기 전하의 터널링을 용이하게 하는 비휘발성 반도체 디바이스.
  9. 제 7 항에 있어서,
    상기 부동 게이트가 상기 제 1 및 제 2 영역의 일부분 위와 상기 제 1 및 상기 제 2 영역 사이에 위치한 상기 채널 영역 위에 형성된 비휘발성 반도체 디바이스.
  10. 제 9 항에 있어서,
    상기 제 2 영역이 상기 제 2 영역 안에 연장되어 있는 제 2 스파이크를 더 포함하되, 상기 제 1 및 상기 제 2 스파이크가 서로 인접하고 있고, 상기 제 1 및 제 2 인접 스파이크가 상기 부동 게이트로 향해 있는 하나의 팁(tip)과 상기 제 2 영역으로 향해 있는 두 개의 팁을 구비하는 비휘발성 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 영역이 상기 제 1 영역 안에 연장되는 있는 제 2 스파이크를 더 포함하되, 상기 제 1 및 제 2 스파이크가 서로 인접하고 있고, 상기 제 1 및 제 2 인접 스파이크가 상기 부동 게이트로 향해 있는 하나의 팁과 상기 제 1 영역으로 향해 있는 두 개의 팁을 구비하는 비휘발성 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 두 개의 팁이 상기 부동 게이트로의 저장을 위한 상기 제 1 영역으로부터 상기 부동 게이트로의 상기 전하의 터널링을 용이하게 하며, 상기 두 개의 팁이 상기 부동 게이트에 저장된 상기 전하의 제거를 위한 상기 부동 게이트로부터 상기 제 1 영역으로의 상기 전하의 터널링을 용이하게 하는 비휘발성 반도체 디바이스.
  13. 기판 내의 제 1 영역 안으로 연장되어 있는 제 1 스파이크를 형성하는 단계와,
    상기 스파이크를 통하여 상기 제 1 영역 안에 제 1 스파이크 도핑된 영역을 형성하는 단계와,
    상기 기판 위에 유전층을 형성하는 단계와,
    상기 유전층 위에 전하를 저장하기 위한 부동 게이트를 형성하는 단계와,
    상기 기판 내에 상기 제 1 영역 및 제 2 영역을 도핑하되, 상기 제 1 영역이 상기 제 1 스파이크로 연장되어 상기 제 1 스파이크 도핑된 영역과 결합하는 단계
    를 포함하는 비휘발성 반도체 디바이스 제조 방법.
  14. 제 13 항에 있어서,
    상기 부동 게이트 위에 게이트 유전체를 형성하는 단계와,
    상기 게이트 유전체 위에 제어 게이트를 형성하는 단계와,
    상기 부동 게이트 및 상기 제어 게이트의 측벽 상에 스페이서를 형성하는 단계
    를 더 포함하는 비휘발성 반도체 디바이스 제조 방법.
  15. 제 13 항에 있어서,
    상기 제 1 스파이크 형성 단계가,
    상기 기판 위에 마스크를 형성하는 단계와,
    상기 마스크 내에 개구를 형성하여 상기 기판의 소정 부분을 노출시키는 단계와,
    상기 노출된 기판 부분을 에칭하여 상기 제 1 스파이크를 형성하는 에칭 단계
    를 포함하는 비휘발성 반도체 디바이스 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 스파이크 형성 단계가 상기 개구의 측벽을 따라 스페이서를 형성하여 상기 개구의 폭을 서브-리소그래픽(sub-lithographic) 크기로 감소시키는 단계를 포함하는 비휘발성 반도체 디바이스 제조 방법.
  17. 제 15 항에 있어서,
    상기 에칭 단계가 상기 기판의 선택된 결정면을 따라 우선적으로 에칭하는 에천트를 사용하여 수행되어 상기 기판 안으로 연장되는 팁을 구비하는 상기 제 1 스파이크를 형성하는 비휘발성 반도체 디바이스 제조 방법.
  18. 제 13 항에 있어서,
    상기 부동 게이트 형성 단계가 상기 제 1 영역의 소정 부분 위와 상기 제 1 및 상기 제 2 영역 사이에 위치하는 상기 기판의 채널 영역 위에 상기 부동 게이트를 형성하는 비휘발성 반도체 디바이스 제조 방법.
  19. 제 13 항에 있어서,
    상기 제 1 스파이크 형성 단계가 상기 부동 게이트 및 상기 제 1 영역 사이의 상기 전하의 터널링을 용이하게 하는 비휘발성 반도체 디바이스 제조 방법.
  20. 제 13 항에 있어서,
    상기 기판 내의 상기 제 2 영역 안으로 연장되어 있는 제 1 스파이크를 형성하는 단계를 더 포함하는 비휘발성 반도체 디바이스 제조 방법.
  21. 제 20 항에 있어서,
    상기 제 1 영역 안으로 연장되어 있는 제 2 스파이크 형성하는 단계를 더 포함하되, 상기 제 2 스파이크가 상기 제 1 스파이크에 인접하여 있으며, 상기 제 1 및 상기 제 2 인접 스파이크가 상기 부동 게이트로 향해 있는 하나의 팁과 상기 제 1 영역으로 향해 있는 두 개의 팁을 구비하는 비휘발성 반도체 디바이스 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 2 영역 안으로 연장되어 있는 제 2 스파이크를 형성하는 단계를 더 포함하되, 상기 제 2 스파이크가 상기 제 1 스파이크에 인접하여 있으며, 상기 제 1 및 제 2 인접 스파이크가 상기 부동 게이트로 향해 있는 하나의 팁과 상기 제 2 영역으로 향해 있는 두 개의 팁을 구비하는 비휘발성 반도체 디바이스 제조 방법.
  23. 제 22 항에 있어서,
    제 2 스파이크 형성 단계가,
    상기 기판 위에 마스크를 형성하는 단계와,
    상기 마스크 내에 개구를 형성하여 상기 기판의 소정 부분을 노출시키는 단계와,
    상기 개구의 측벽을 따라 스페이서를 형성하여 상기 개구의 폭을 감소시키는 단계와,
    상기 감소된 개구 내에 마스크 플러그(mask plug)를 형성하는 단계와,
    상기 스페이서를 상기 기판의 노출된 부분까지 제거하는 단계와,
    상기 노출된 기판 부분을 에칭하여 상기 유전층으로 향해 있는 하나의 팁과 상기 유전층으로부터 바깥쪽으로 향해 있는 두 개의 팁을 구비하는 두 개의 인접한 스파이크를 형성하는 에칭 단계
    를 포함하는 비휘발성 반도체 디바이스 제조 방법.
  24. 제 23 항에 있어서,
    상기 마스크 및 상기 마스크 플러그를 제거하는 단계를 더 포함하는 비휘발성 반도체 디바이스 제조 방법.
  25. 제 23 항에 있어서,
    상기 에칭 단계가 상기 기판의 선택된 결정면을 따라 우선적으로 에칭하는 비휘발성 반도체 디바이스 제조 방법.
  26. 제 22 항에 있어서,
    상기 부동 게이트 형성 단계가 상기 제 1 영역의 소정 부분 및 상기 제 2 영역의 소정 부분 위와 상기 제 1 영역 및 상기 제 2 영역 사이에 위치한 상기 기판의 채널 부분 위에 상기 부동 게이트를 형성하는 비휘발성 반도체 디바이스 제조 방법.
  27. 제 22 항에 있어서,
    상기 제 1 및 제 2 스파이크 형성 단계가 상기 부동 게이트로부터 상기 제 1영역으로의 상기 전하의 터널링과 상기 제 1 영역으로부터 상기 부동 게이트로의 상기 전하의 터널링을 용이하게 하는 비휘발성 반도체 디바이스 제조 방법.
KR1019990020904A 1998-06-08 1999-06-07 비휘발성 반도체 디바이스 및 그 제조 방법 KR100361391B1 (ko)

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US09/093,165 1998-06-08

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485485B1 (ko) * 2002-09-19 2005-04-27 동부아남반도체 주식회사 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232633B1 (en) * 1998-06-08 2001-05-15 International Business Machines Corporation NVRAM cell using sharp tip for tunnel erase
US6476462B2 (en) * 1999-12-28 2002-11-05 Texas Instruments Incorporated MOS-type semiconductor device and method for making same
US8872230B2 (en) 2011-12-21 2014-10-28 Imec Tunnel field-effect transistor and methods for manufacturing thereof
CN104934427B (zh) * 2014-03-19 2018-04-13 中芯国际集成电路制造(上海)有限公司 闪存单元及其制造方法
US9391151B2 (en) * 2014-09-23 2016-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate memory device for improved erase speed
US9917165B2 (en) 2015-05-15 2018-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Memory cell structure for improving erase speed
CN109496363A (zh) * 2017-07-13 2019-03-19 华为技术有限公司 隧穿场效应晶体管器件制造方法及隧穿场效应晶体管器件

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4975383A (en) * 1986-06-02 1990-12-04 Texas Instruments Incorporated Method for making an electrically erasable programmable read only memory cell having a three dimensional floating gate
JPS6331170A (ja) * 1986-07-24 1988-02-09 Mitsubishi Electric Corp 半導体装置，およびその製造方法
US5095344A (en) * 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5306944A (en) 1990-01-24 1994-04-26 Harris Corporation Semiconductor structure within DI islands having bottom projection for controlling device characteristics
US5071782A (en) * 1990-06-28 1991-12-10 Texas Instruments Incorporated Vertical memory cell array and method of fabrication
US5094968A (en) 1990-11-21 1992-03-10 Atmel Corporation Fabricating a narrow width EEPROM with single diffusion electrode formation
JPH04221857A (ja) * 1990-12-21 1992-08-12 Kawasaki Steel Corp 不揮発性メモリ
US5583810A (en) 1991-01-31 1996-12-10 Interuniversitair Micro-Elektronica Centrum Vzw Method for programming a semiconductor memory device
JP2500871B2 (ja) 1991-03-30 1996-05-29 株式会社東芝 半導体不揮発性ｒａｍ
US5502668A (en) * 1991-08-16 1996-03-26 Rohm Co., Ltd. Semiconductor memory device capable of low-voltage programming
US5198381A (en) 1991-09-12 1993-03-30 Vlsi Technology, Inc. Method of making an E2 PROM cell with improved tunneling properties having two implant stages
US5273923A (en) 1991-10-09 1993-12-28 Motorola, Inc. Process for fabricating an EEPROM cell having a tunnel opening which overlaps field isolation regions
US5284786A (en) 1992-08-14 1994-02-08 National Semiconductor Corporation Method of making a split floating gate EEPROM cell
JP3159850B2 (ja) * 1993-11-08 2001-04-23 シャープ株式会社 不揮発性半導体記憶装置及びその製造方法
EP0658938B1 (en) 1993-12-15 2001-08-08 STMicroelectronics S.r.l. An integrated circuit comprising an EEPROM cell and a MOS transistor
US5424233A (en) * 1994-05-06 1995-06-13 United Microflectronics Corporation Method of making electrically programmable and erasable memory device with a depression
JPH10209178A (ja) * 1997-01-27 1998-08-07 Mitsubishi Electric Corp 電界効果型トランジスタ，およびその製造方法
US6043124A (en) * 1998-03-13 2000-03-28 Texas Instruments-Acer Incorporated Method for forming high density nonvolatile memories with high capacitive-coupling ratio
US6232633B1 (en) * 1998-06-08 2001-05-15 International Business Machines Corporation NVRAM cell using sharp tip for tunnel erase

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100485485B1 (ko) * 2002-09-19 2005-04-27 동부아남반도체 주식회사 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법

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