KR100509828B1 - 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 42
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 9
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000008878 coupling Effects 0.000 abstract description 6
- 238000010168 coupling process Methods 0.000 abstract description 6
- 238000005859 coupling reaction Methods 0.000 abstract description 6
- 230000008569 process Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
Abstract
본 발명은 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조 방법에 관한 것으로, 특히 본 발명의 게이트 전극 구조는 반도체 기판 상부에 형성된 터널 산화막과, 터널 산화막 상부에 형성되며 어느 한 쪽 끝단이 반대쪽 끝단에 비해 뾰족한 에지를 갖는 플로팅 게이트와, 뾰족한 에지를 갖는 플로팅 게이트 및 터널 산화막 상부에 형성된 게이트간 절연막과, 게이트간 절연막 상부 전면에 형성된 컨트롤 게이트를 구비하며 컨트롤 게이트부터 터널 산화막까지 셀프-얼라인되게 형성된다. 따라서 본 발명은 플로팅 게이트 에지를 뾰족하게 하여 소거 동작시 소거 효율을 높이고 컨트롤 게이트와 플로팅 게이트간 절연막 두께를 얇게 하고 컨트롤 게이트와 플로팅 게이트를 셀프-얼라인 형태로 식각함으로써 컨트롤 게이트와 플로팅 게이트 사이의 오버랩 면적을 증가시켜 커플링 비율을 높여 프로그램/소거 효율을 향상시킬 수 있다.
Description
본 발명은 비휘발성 메모리(nonvolatile memories) 및 그 제조 방법에 관한 것으로서, 특히 스플리트형 플래시 메모리 셀에서 플로팅 게이트(floating gate)와 컨트롤 게이트(control gate)의 오버랩(overlap) 마진을 높일 수 있는 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
한편 EEPROM형 플래시 메모리장치의 셀 트랜지스터는 잘 알려진 바와 같이 두 개의 게이트들을 포함하는데, 그 중 하나는 플로팅 게이트(floating gate)로서 전하 저장을 위해 사용되고 나머지 하나는 컨트롤 게이트(control gate)로서 데이터의 입출력을 제어하기 위해 이용된다.
현재 플래시 메모리장치는 고집적화 추세에 따라 다수개의 메모리셀 중에서 어느 특정 열 또는 행의 메모리의 셀들을 선택하기 위한 선택 트랜지스터(selective transistor)를 메모리 셀의 컨트롤 게이트와 일체화한 스플리트(split) 게이트 구조의 메모리 셀로 개선해서 집적도를 높였다.
도 1은 일반적인 스플리트 플래시 메모리 셀 어레이의 간단한 회로 구조를 나타낸 도면으로서, 셀 어레이는 동일한 행(row)에 해당하는 메모리 셀(1)의 게이트(G)에 구동 전압을 인가하는 워드 라인(WL)과, 동일한 열(column)에 해당하는 메모리 셀(1)의 공통 드레인(drain, D) 또는 소오스(source, S)에 소정 전압을 인가하는 비트 라인(BL)으로 구성된다.
도 2는 종래 기술에 의한 스플리트 플래시 메모리 셀의 트랜지스터 구조를 나타낸 수직 단면도이다. 도 2에 도시된 바와 같이, 스플리트 플래시 메모리 셀 트랜지스터는 반도체 기판(10) 상부에 터널 산화막(12)과 터널 산화막(12) 상부에 플로팅 게이트(14)가 형성되어 있으며 플로팅 게이트(14) 상측면과 그에 이웃한 반도체 기판(10) 표면에 게이트간 절연막(16, 18)이 형성되어 있으며 상기 게이트간 절연막(16, 18)의 일부에 컨트롤 게이트(20)가 형성되어 있다. 컨트롤 게이트(20)쪽 및 플로팅 게이트(14)쪽 기판에는 각각 드레인(22a) 및 소오스(22b)가 형성되어 있다.
이와 같이, 스플리트 플래시 메모리 셀은 소오스 영역(22b)에서 터널 산화막(12)을 통해 프로그래밍이 되고, 게이트간 절연막(16, 18)을 통해 컨트롤 게이트(20)쪽으로 소거된다.
한편, 스플리트 플래시 메모리 셀의 구조적 특징은 컨트롤 게이트(20)를 스플리트 게이트 구조로 설계된 것인데, 컨트롤 게이트(20)의 일부분은 플로팅 게이트(14)와 오버랩(overlap)되고 나머지 컨트롤 게이트(20)는 기판(10) 표면에 수평으로 배치된다. 게다가 종래 기술의 플로팅 게이트(14)는 높은 전계(high electrical field)를 제공하기 위하여 끝단 양쪽이 뾰족한 에지(14a)를 갖도록 함으로써 플래시 메모리의 소거 속도를 빠르게 할 수 있다.
상기 플로팅 게이트(14)의 양쪽 에지는 플로팅 게이트(14) 위에 LOCOS(LOCal Oxidation of Silicon) 공정으로 게이트간 절연막(16)인 산화막을 성장시켜 플로팅 게이트(14)의 에지를 뾰족하게 만들어 소거 동작시 소거 효율을 높인다.
하지만, 플로팅 게이트(14)와 컨트롤 게이트(20)가 오버랩되는 부분에 존재하는 게이트간 절연막(16)이 LOCOS 공정에 의해 게이트 측벽에 위치한 게이트간 절연막(18)에 비해 두껍게 성장되며 종래 플래시 메모리 셀의 컨트롤 게이트(20)는 플로팅 게이트(14) 사이의 오버랩 마진을 고려하더라도 플로팅 게이트(14) 상부를 완전히 감싸지 못하기 때문에 게이트간 커플링 비율(coupling ratio)이 낮아진다. 이로 인해 플래미 메모리의 프로그램/소거 효율이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플로팅 게이트의 끝단 에지를 뾰족하게 하여 소거 동작시 소거 효율을 높게 하며 컨트롤 게이트와 플로팅 게이트 사이에 얇은 게이트간 절연막을 형성하면서 셀프-얼라인 형태로 패터닝된 컨트롤 게이트와 터널 산화막을 통해 게이트간 오버랩 마진을 증가시켜 커플링 비율을 높일 수 있는 스플리트형 플래시 메모리 셀의 게이트 전극을 제공하는데 있다.
본 발명의 다른 목적은 플로팅 게이트의 끝단 에지를 뾰족하게 하되, 컨트롤 게이트와 플로팅 게이트 사이에 얇은 게이트 절연막을 형성하고 셀프-얼라인 방식으로 컨트롤 게이트부터 터널 산화막을 패터닝함으로써 게이트간 오버랩 마진을 증가시켜 커플링 비율을 높일 수 있는 스플리트형 플래시 메모리 셀의 게이트 전극의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 스플리트형 플래시 메모리 셀에서 플로팅 게이트 및 컨트롤 게이트가 적층된 게이트 전극에 있어서, 반도체 기판 상부에 형성된 터널 산화막과, 터널 산화막 상부에 형성되며 어느 한 쪽 끝단이 반대쪽 끝단에 비해 뾰족한 에지를 갖는 플로팅 게이트와, 뾰족한 에지를 갖는 플로팅 게이트 및 터널 산화막 상부에 형성된 게이트간 절연막과, 게이트간 절연막 상부 전면에 형성된 컨트롤 게이트를 구비하며 컨트롤 게이트부터 터널 산화막까지 셀프-얼라인되게 형성되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위하여 본 발명은 스플리트형 플래시 메모리 셀에서 플로팅 게이트 및 컨트롤 게이트가 적층된 게이트 전극을 제조하는 방법에 있어서, 반도체 기판 상부에 터널 산화막을 형성하는 단계와, 터널 산화막 상부에 어느 한 쪽 끝단이 반대쪽 끝단에 비해 뾰족한 에지를 갖는 플로팅 게이트를 형성하는 단계와, 뾰족한 에지를 갖는 플로팅 게이트 및 터널 산화막 상부 전면에 게이트간 절연막을 형성하는 단계와, 게이트간 절연막 상부 전면에 컨트롤 게이트를 형성하는 단계와, 컨트롤 게이트부터 터널 산화막까지 셀프-얼라인 형태로 패터닝하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 3은 본 발명에 따른 스플리트 플래시 메모리 셀의 트랜지스터 구조를 나타낸 수직 단면도이다. 도 3에 도시된 바와 같이, 본 발명의 스플리트 플래시 메모리 셀의 트랜지스터는 반도체 기판(100) 상부에 터널 산화막(102)과 터널 산화막(102) 상부에 어느 한 쪽 끝단이 반대쪽 끝단에 비해 뾰족한 에지(110)를 갖는 플로팅 게이트(104a)가 형성되어 있다. 뾰족한 에지(110) 부분의 플로팅 게이트(104a) 및 터널 산화막(102) 상부 전면에 얇은 게이트간 절연막(112)이 형성되어 있으며 상기 게이트간 절연막(112) 상부 전면에 컨트롤 게이트(114)가 형성되어 있다. 컨트롤 게이트(114)쪽 양쪽 기판에는 각각 드레인(118a) 및 소오스(118b)가 형성되어 있다. 여기서 플로팅 게이트(104a)의 뾰족한 에지(110)는 셀 트랜지스터의 드레인(118a) 부근에 형성된다.
본 발명의 플래시 메모리 셀의 트랜지스터는 플로팅 게이트(104a)의 끝단 에지(110)가 뾰족하게 되어 플래시 메모리의 소거 효율을 높일 수 있다. 즉 컨트롤 게이트(114)에 구동 전압이 인가될 때 뾰족한 에지(110) 부근에 고전계가 집중되어 플로팅 게이트(104a)에서 컨트롤 게이트(114)로의 갭을 빠르게 통과시켜 소거 속도를 향상시킬 수 있다.
그리고 본 발명은 컨트롤 게이트(114)부터 터널 산화막(102)까지 셀프-얼라인 형태로 패터닝된 구조를 갖으면서 컨트롤 게이트(114)와 플로팅 게이트(104a) 사이에 얇은 게이트간 절연막(112)이 형성되기 때문에 게이트간 오버랩 마진을 증가시켜 커플링 비율을 높일 수 있다.
다음은 도 4a 내지 도 4k를 참조하여 본 발명의 스플리트 플래시 메모리 셀의 트랜지스터 제조 방법에 대해 설명하고자 한다. 도 4a 내지 도 4k는 본 발명의 일 실시예에 따른 스플리트 플래시 메모리 셀의 트랜지스터 제조 공정을 나타낸 공정 순서도이다.
우선 도 4a에 도시된 바와 같이, 반도체 기판(100) 상부에 터널 산화막(102)을 증착하고, 그 위에 플로팅 게이트용 도전막(104)으로서 도프트 폴리실리콘(doped polysilicon)을 증착한다. 그리고 도전막(104) 상부에 하드 마스크(hard mask)로 사용될 절연막(106)으로서 실리콘 질화산화막(SiON)을 증착한다.
도 4b에 도시된 바와 같이, 절연막(106)에 플로팅 게이트 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(108)을 형성한 후에 건식 식각 공정으로 절연막(106)을 패터닝한다. 여기서 식각된 절연막 패턴은 106a으로 표시한다.
도 4c에 도시된 바와 같이, 상기 포토레지스트 패턴(108)을 제거하고 절연막 패턴(106a) 아래에 도전막(104)을 경사진 건식 식각 공정으로 식각해서 어느 한쪽 끝단이 경사지게 식각된 도전막 패턴(104a)을 형성한다.
도 4d 및 도 4e에 도시된 바와 같이, 결과물 전면에 절연막으로서 실리콘질화막(108)을 증착하고 이를 건식 식각하여 절연막 패턴(106a)과 경사진 도전막 패턴(104)의 측벽에 스페이서막(108a)을 형성한다. 이때 스페이서막(108a)의 절연막은 절연막 패턴(106a)과는 식각 선택성이 있는 절연 물질로 하는 것이 바람직하다.
도 4f에 도시된 바와 같이, 절연막 패턴(106a)을 제거한다.
도 4g에 도시된 바와 같이, 도전막 패턴(104a)을 타임 에치(time etch)하되, 스페이서막(108a) 아래로 도전막 패턴(104a)을 소정 깊이로 식각하여 뾰족한 에지(110)를 갖는 플로팅 게이트를 형성한다. 이후 뾰족한 에지(110)를 갖는 도전막 패턴(104a)을 플로팅 게이트로 한다.
그 다음 도 4h에 도시된 바와 같이, 스페이서막(108a)을 습식 식각으로 제거한다. 그러면 본 발명에 따라 터널 산화막(102) 상부에 어느 한 쪽 끝단이 반대쪽 끝단에 비해 뾰족한 에지(110)를 갖는 플로팅 게이트(104a)가 형성된다.
계속해서 도 4i에 도시된 바와 같이, 뾰족한 에지(110) 부분의 플로팅 게이트(104a) 및 터널 산화막(102) 상부 전면에 게이트간 절연막(112)을 증착하고, 그 위에 컨트롤 게이트용 도전막(114)을 증착한다. 여기서 게이트간 절연막(112)은 단일 혹은 2개이상의 복합 유전체막, 예를 들어 ONO(Oxide/Nitride/Oxide)일 수 있으며 도전막(114)은 단일 또는 복합의 도프트 폴리실리콘 또는 금속일 수 있다.
도 4j에 도시된 바와 같이, 도전막(114) 상부에 컨트롤 게이트 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(116)을 형성한다.
도 4k에 도시된 바와 같이, 건식 식각 공정을 진행하여 포토레지스트 패턴(116) 아래 도전막(114)부터 게이트간 절연막(112) 및 그 아래 터널 산화막(102)까지 셀프-얼라인(self-align) 형태로 패터닝하여 본 발명에 따른 셀 트랜지스터의 게이트 전극을 완성한다. 여기서 패터닝된 도전막(114)은 컨트롤 게이트로 사용된다.
이후 이온 도핑 공정을 진행하여 컨트롤 게이트(114)쪽 양쪽 기판에 각각 드레인(118a) 및 소오스(118b)를 형성한다. 예를 들어 셀 트랜지스터가 N 채널 타입이라면 n형 도펀트, 인(P) 또는 비소(As)를 고농도로 이온 주입하여 n+ 도펀트가 주입된 드레인(118a) 및 소오스(118b)를 형성한다.
따라서 본 발명은 컨트롤 게이트(114) 및 플로팅 게이트(104a)가 셀프-얼라인 구조를 갖기 때문에 게이트간 오버랩 면적이 증가된다.
이상 설명한 바와 같이, 본 발명은 플로팅 게이트의 한 쪽 에지를 뾰족하게 하여 소거 동작시 소거 효율을 높게 하면서 컨트롤 게이트와 플로팅 게이트간 절연막 두께를 얇게 하고 컨트롤 게이트부터 터널 산화막까지 셀프-얼라인 형태로 식각함으로써 컨트롤 게이트와 플로팅 게이트 사이의 오버랩 면적을 증가시켜 커플링 비율을 높여 프로그램/소거 효율을 향상시킬 수 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
도 1은 일반적인 스플리트 플래시 메모리 셀 어레이의 간단한 회로 구조를 나타낸 도면,
도 2는 종래 기술에 의한 스플리트 플래시 메모리 셀의 트랜지스터 구조를 나타낸 수직 단면도,
도 3은 본 발명에 따른 스플리트 플래시 메모리 셀의 트랜지스터 구조를 나타낸 수직 단면도,
도 4a 내지 도 4k는 본 발명의 일 실시예에 따른 스플리트 플래시 메모리 셀의 트랜지스터 제조 공정을 나타낸 공정 순서도.
Claims (9)
- 삭제
- 스플리트형 플래시 메모리 셀에서 플로팅 게이트 및 컨트롤 게이트가 적층된 게이트 전극에 있어서,반도체 기판 상부에 형성된 터널 산화막;상기 터널 산화막 상부에 형성되며 어느 한 쪽 끝단이 반대쪽 끝단에 비해 뾰족한 에지를 갖는 플로팅 게이트;상기 뾰족한 에지를 갖는 플로팅 게이트 및 상기 터널 산화막 상부에 형성된 게이트간 절연막; 및상기 게이트간 절연막 상부 전면에 형성된 컨트롤 게이트를 구비하며상기 컨트롤 게이트부터 상기 터널 산화막까지 셀프-얼라인되게 형성되는 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극.
- 제 2 항에 있어서, 상기 플로팅 게이트의 뾰족한 에지는 셀 트랜지스터의 드레인 부근에 배치된 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극.
- 스플리트형 플래시 메모리 셀에서 플로팅 게이트 및 컨트롤 게이트가 적층된 게이트 전극을 제조하는 방법에 있어서,반도체 기판 상부에 터널 산화막을 형성하는 단계;상기 터널 산화막 상부에 어느 한 쪽 끝단이 반대쪽 끝단에 비해 뾰족한 에지를 갖는 플로팅 게이트를 형성하는 단계;상기 뾰족한 에지를 갖는 플로팅 게이트 및 상기 터널 산화막 상부 전면에 게이트간 절연막을 형성하는 단계;상기 게이트간 절연막 상부 전면에 컨트롤 게이트를 형성하는 단계; 및상기 컨트롤 게이트부터 상기 터널 산화막까지 셀프-얼라인 형태로 패터닝하는 단계를 포함하는 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극 제조 방법.
- 제 4 항에 있어서, 상기 플로팅 게이트를 형성하는 단계는 상기 터널 산화막 상부에 도전막 및 절연막을 적층하는 단계;상기 절연막을 패터닝하고 그 하부의 도전막을 경사지게 패터닝하는 단계;상기 절연막 패턴 및 도전막 패턴의 어느 한쪽 끝단 측벽에 스페이서막을 형성하는 단계; 및상기 절연막을 제거하고, 상기 도전막 패턴을 타임 에치하여 상기 스페이서막 아래로 도전막 패턴을 소정 깊이로 식각하여 상기 뾰족한 에지를 갖는 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극 제조 방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 플로팅 게이트의 뾰족한 에지는 셀 트랜지스터의 드레인 부근에 형성하는 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극 제조 방법.
- 제 5 항에 있어서, 상기 절연막은 스페이서막과 식각 선택이 있는 절연막인 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극 제조 방법.
- 제 5 항에 있어서, 상기 스페이서막은 습식 식각으로 제거하는 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극 제조 방법.
- 제 4 항에 있어서, 상기 게이트간 절연막 및 컨트롤 게이트를 형성하는 단계는,상기 뾰족한 에지를 갖는 플로팅 게이트 및 상기 터널 산화막 상부 전면에 게이트간 절연막을 증착하는 단계;상기 게이트간 절연막 상부 전면에 도전막을 증착하는 단계; 및상기 도전막 상부에 게이트 전극 마스크를 형성하고 이를 이용하여 상기 적층된 도전막을 패터닝하여 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 스플리트형 플래시 메모리 셀의 게이트 전극 제조 방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0057110A KR100509828B1 (ko) | 2002-09-19 | 2002-09-19 | 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법 |
| US10/316,904 US6709925B1 (en) | 2002-09-19 | 2002-12-12 | Split-gate flash memory cell and manufacturing method thereof |
| JP2002368347A JP2004111891A (ja) | 2002-09-19 | 2002-12-19 | スプリットゲートフラッシュメモリセル及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2002-0057110A KR100509828B1 (ko) | 2002-09-19 | 2002-09-19 | 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040025241A KR20040025241A (ko) | 2004-03-24 |
| KR100509828B1 true KR100509828B1 (ko) | 2005-08-24 |
Family
ID=31973679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2002-0057110A KR100509828B1 (ko) | 2002-09-19 | 2002-09-19 | 스플리트형 플래시 메모리 셀의 게이트 전극 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6709925B1 (ko) |
| JP (1) | JP2004111891A (ko) |
| KR (1) | KR100509828B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR101347239B1 (ko) | 2007-08-14 | 2014-01-03 | 주성엔지니어링(주) | 플래쉬 메모리 소자 및 그 제조 방법 |
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2002
- 2002-09-19 KR KR10-2002-0057110A patent/KR100509828B1/ko not_active IP Right Cessation
- 2002-12-12 US US10/316,904 patent/US6709925B1/en not_active Expired - Lifetime
- 2002-12-19 JP JP2002368347A patent/JP2004111891A/ja active Pending
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Also Published As
| Publication number | Publication date |
|---|---|
| US20040058494A1 (en) | 2004-03-25 |
| US6709925B1 (en) | 2004-03-23 |
| KR20040025241A (ko) | 2004-03-24 |
| JP2004111891A (ja) | 2004-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
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