KR100559522B1 - 비휘발성 메모리 소자의 셀 제조 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 셀 제조 방법에 관한 것으로, 특히 본 발명의 제조 방법은 반도체 기판 상부에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하고, 기판내 플로팅 게이트 에지와 오버랩되는 소오스/드레인 접합층을 형성하고, 기판 상부에 게이트간 절연막을 형성하고, 게이트간 절연막 상부에 절연박막 및 희생막을 형성하고, 희생막을 패터닝하여 플로팅 게이트의 상측면에 대응하는 게이트간 절연막과 소오스/드레인 접합층에 대응하는 절연박막의 일부가 노출되는 개구부를 형성하고, 희생막 패턴의 개구부에 플로팅 게이트의 상측면을 감싸는 형태의 컨트롤 게이트를 형성한 후에, 희생막 패턴 및 절연박막을 제거한다. 따라서 본 발명은 플로팅 게이트 상측면을 감싸는 컨트롤 게이트를 갖는 스택 구조의 ETOX 셀을 형성함으로써 컨트롤 게이트와 플로팅 게이트가 동일한 크기를 갖는 셀보다 커플링 비율을 증가시키고 컨트롤 게이트의 제조시 게이트간 절연막 측면 프로파일을 양호하게 확보할 수 있다.
비휘발성 메모리, ETOX 셀, 커플링 비율,
Description
도 1은 종래 기술에 의한 비휘발성 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도,
도 2는 본 발명에 따른 비휘발성 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도,
도 3a 내지 도 3h는 본 발명에 따른 비휘발성 메모리 소자의 ETOX 셀 제조 방법을 나타낸 공정 순서도.
본 발명은 비휘발성 메모리 소자 제조 방법에 관한 것으로서, 특히 플래시 메모리의 ETOX(EPROM Thin OXide) 셀내 플로팅 게이트와 컨트롤 게이트간의 커플링 비율(coupling ratio)을 증가시킬 수 있는 비휘발성 메모리 소자의 셀 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리는 전원이 중단되어도 저장된 데이터가 손실되지 않는 장점을 가지고 있어 PC Bios용, Set-top Box, 프린터 및 네트워크 서버 등의 데이터 저장용으로 많이 사용되고 있으며 최근에는 디지털 카메라와 휴대폰 등에서도 많이 이용되고 있는 실정이다.
이러한 비휘발성 메모리 중에서도 전기적으로 메모리 셀의 데이터를 일괄적으로 또는 섹터 단위로 소거하는 기능을 가지고 있는 EEPROM(Electrically Erasable Programmable Read-Only Memory)형 플래시 메모리장치는 프로그램시 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜 전자를 플로팅 게이트(floating gate)에 축적함으로써 셀 트랜지스터의 문턱 전압을 증가시킨다. 반면에, 플래시 메모리장치의 소거 동작은 소오스/기판과 플로팅 게이트간에 고전압을 발생시켜 플로팅 게이트에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱 전압을 낮춘다.
한편 EEPROM형 플래시 메모리장치의 대표적인 셀 구조로는 단순 적층(stack) 구조의 ETOX(EPROM Thin OXide) 셀과, 1셀당 2개 트랜지스터로 이루어진 스플리트 게이트(splite gate)형 셀로 구분된다. ETOX 셀 구조는 게이트를 구성하는 전하 저장용 플로팅 게이트(floating gate) 및 구동 전원이 인가되는 컨트롤 게이트(control gate)가 적층된 구조인데 반하여, 스플리트 게이트형 셀 구조는 선택 트랜지스터와 셀 트랜지스터 2개를 하나의 컨트롤 게이트를 이용하여 컨트롤 게이트의 일부가 플로팅 게이트와 오버랩(overlap)되고 컨트롤 게이트의 다른 부분이 기판 표면에 수평으로 배치된 구조이다.
도 1은 종래 기술에 의한 비휘발성 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도이다. 도 1을 참조하면, 종래 ETOX 셀 트랜지스터는 다음과 같은 구조로 이루어진다. 반도체 기판(10)의 활성 영역 위에 터널 산화막(tunnel oxide)(12)과, 그 위에 순차적으로 적층된 플로팅 게이트(14), 게이트간 절연막(16) 및 컨트롤 게이트(18)가 형성되어 있다. 그리고, 반도체 기판(10)내 플로팅 게이트(14) 하부의 채널 영역을 사이에 두고 서로 이격된 소오스/드레인 접합층(20)이 형성되어 있다.
이러한 ETOX 셀 구조를 갖는 플래시 메모리 소자는 프로그래밍(programming)시 컨트롤 게이트(18)에 연결된 워드 라인, 드레인(20)에 연결된 비트라인을 통해 프로그래밍 전압이 인가된다. 그러면 드레인(20)의 전자는 터널 산화막(12)을 거쳐 플로팅 게이트(14)쪽으로 핫-캐리어(hot carrier) 방식으로 주입되어 셀 트랜지스터의 프로그램이 수행된다. 데이터 소거(erase)시 소오스(20)에 연결된 소오스 라인을 통해 소거 전압이 인가된다. 그러면 플로팅 게이트(14)에 주입된 전자는 다시 터널 산화막(12)을 통해 채널쪽으로 방출되고 셀 트랜지스터의 문턱 전압을 낮추어 소거가 수행된다.
하지만 종래 ETOX 셀은 플로팅 게이트(14)와 컨트롤 게이트(18)가 스택 구조를 이루고 있기 때문에 컨트롤 게이트(18)를 패터닝할 때 게이트 절연막(16) 측면에서 식각 손상이 발생하고 두 게이트(14, 18)간의 커플링 비율이 제한적이어서 셀의 정전 용량이 저하되는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 플로팅 게이트 상측면을 감싸는 컨트롤 게이트를 형성함으로써 컨트롤 게이트와 플로팅 게이트가 동일한 크기를 갖는 셀보다 커플링 비율이 증가되고 전체 게이트 구조는 스택 구조를 가지므로 컨트롤 게이트 패터닝시 게이트간 절연막 측면이 식각으로부터 보호되는 비휘발성 메모리 소자의 셀 제조 방법을 제공하는데 있다.
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상기 목적을 달성하기 위하여 본 발명은 플로팅 게이트를 감싸는 컨트롤 게이트를 갖는 비휘발성 메모리 소자의 셀 제조 방법에 있어서, 반도체 기판 상부에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하는 단계와, 기판내 플로팅 게이트 에지와 오버랩되는 소오스/드레인 접합층을 형성하는 단계와, 플로팅 게이트가 형성된 기판 상부에 게이트간 절연막을 형성하는 단계와, 게이트간 절연막 상부에 절연박막을 형성한 후에 그 위에 희생막을 형성하는 단계와, 희생막을 패터닝하여 플로팅 게이트의 상측면 전체와 소오스/드레인 접합층에 대응하는 게이트간 절연막의 일부가 노출되는 개구부를 형성하는 단계와, 희생막 패턴의 개구부에 도전 물질을 갭필하고 희생막 패턴이 드러날 때까지 도전 물질을 연마하여 플로팅 게이트의 상측면을 감싸는 형태의 컨트롤 게이트를 형성하는 단계와, 희생막 패턴 및 절연박막을 제거하는 단계를 포함한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2는 본 발명에 따른 비휘발성 메모리 소자의 ETOX 셀 구조를 나타낸 수직 단면도이다. 도 2를 참조하면, 본 발명의 ETOX 셀은 반도체 기판(100)으로서 실리콘 기판 상부에 터널 산화막(102)이 형성되어 있으며 터널 산화막(102) 아래 기판에 서로 분리된 소오스/드레인 접합층(106)이 형성되어 있으며 터널 산화막(102) 상부에서 소오스/드레인 접합층(106)과 오버랩되도록 플로팅 게이트(104)가 형성되어 있다. 플로팅 게이트(104) 상측면과 소오스/드레인 접합층(106)에 대응되는 터널 산화막(102) 상부에 게이트간 절연막(108)이 형성되어 있으며 게이트간 절연막(108)을 사이에 두고 플로팅 게이트(104)의 상측면과 소오스/드레인 접합층(106) 일부를 감싸는 반전된 凹 구조의 컨트롤 게이트(116)가 형성되어 있다.
그러므로 본 발명의 ETOX 셀은 컨트롤 게이트(116)가 플로팅 게이트(104)의 상측면을 감싸는 스택 구조로 되어 있기 때문에 컨트롤 게이트와 플로팅 게이트가 동일한 크기를 갖는 셀보다 커플링 비율이 증가된다.
도 3a 내지 도 3h는 본 발명에 따른 비휘발성 메모리 소자의 ETOX 셀 제조 방법을 나타낸 공정 순서도이다. 이들 도면들을 참조하면, 본 발명의 ETOX 셀 제조 방법은 다음과 같다.
우선 도 3a에 도시된 바와 같이, 반도체 기판(100)으로서 실리콘 기판 상부에 터널 산화막(102)을 형성하고 그 위에 도프트 폴리실리콘(doped polysilicon)막 을 증착하고 이를 패터닝하여 플로팅 게이트(104)를 형성한다. 이때 플로팅 게이트(104)는 도프트 폴리실리콘막 대신에 다른 도전성 물질로 대체가 가능하다.
그리고 기판 전면에 소오스/드레인 이온 주입 공정을 실시하여 기판내에 플로팅 게이트(104) 에지와 오버랩되는 소오스/드레인 접합층(106)을 형성한다. 예를 들어 소오스/드레인 이온 주입 공정은 n+ 불순물(P, As)로 이온 주입한다. 그 다음 기판 전면에 게이트간 절연막(108)을 형성한다. 이때 게이트간 절연막(108)은 단층의 절연막 또는 적어도 2층이상의 절연막들로 이루어지는데, 다층의 절연막일 경우에는 ONO(Oxide Nitride Oxide)막을 사용한다. 예를 들어, 게이트간 절연막(108)을 ONO막으로 할 경우 하층 실리콘 산화막(oxide layer)은 80Å, 실리콘 질화막(nitride layer)은 80Å, 상층 실리콘 산화막은 350Å으로 한다.
계속해서 도 3b에 도시된 바와 같이, 게이트간 절연막(108) 상부에 절연박막(110)을 100Å∼200Å 형성한다. 여기서 절연박막(110)은 게이트간 절연막(108)과 식각 선택성을 갖는 절연막으로 형성하는데, 게이트간 절연막(108)이 ONO일 경우에는 상층 실리콘 산화막과 식각 선택성이 있는 실리콘 질화막으로 형성한다.
그 다음 도 3c에 도시된 바와 같이, 절연박막(110) 상부에 희생막(sacrificial layer)(112)으로서 실리콘 산화막을 6000Å 정도 증착한 후에 CMP(Chemical Mechanical Polishing)으로 희생막(112) 표면을 연마하여 2500Å가 남도록 한다.
이어서 도 3d에 도시된 바와 같이, 컨트롤 게이트 마스크를 이용한 사진 공 정을 진행하여 희생막(112)을 패터닝하여 플로팅 게이트(104)의 상측면 전체와 소오스/드레인 접합층(106)에 대응하는 게이트간 절연막(108) 일부가 노출되는 개구부(open region)(114)를 형성한다. 이때, 희생막(112)의 식각 공정시 플로팅 게이트(104)의 측면에 절연박막(113) 일부가 스페이서 형태로 남게 된다.
그 다음 도 3e에 도시된 바와 같이, 습식 세정 공정을 진행하여 희생막 패턴(112)의 개구부에 남아있는 식각 잔여물 및 절연박막의 스페이서 등을 제거한다.
이어서 도 3f 및 도 3g에 도시된 바와 같이, 도전 물질로서 도프트 폴리실리콘을 5000Å∼6000Å 증착하여 희생막 패턴(112)의 개구부를 갭필(gap-fill)하고 CMP 공정을 진행하여 희생막 패턴(112)이 드러날 때까지 도프트 폴리실콘 표면을 연마하여 컨트롤 게이트(116)를 형성한 후에, 습식 식각 공정으로 희생막 패턴(112)을 제거한다. 이로 인해 게이트간 절연막(108)을 사이에 두고 플로팅 게이트(104)의 상측면을 감싸는 반전(inverse)된 凹 형태의 컨트롤 게이트(116)가 형성된다.
그리고나서 소오스/드레인 접합층(106) 상부의 절연박막(110)을 제거하면 도 3h에 도시된 본 발명의 ETOX 셀이 완성된다.
이상 설명한 바와 같이, 본 발명은 플로팅 게이트 상측면을 감싸는 컨트롤 게이트를 갖는 스택 구조의 ETOX 셀을 형성함으로써 컨트롤 게이트와 플로팅 게이트가 동일한 크기를 갖는 셀보다 커플링 비율이 증가된다.
또한 컨트롤 게이트의 제조시 게이트간 절연막 측면을 컨트롤 게이트가 감싸고 있기 때문에 양호한 측면 프로파일을 확보할 수 있다.
따라서 본 발명은 ETOX 셀의 정전 용량을 증가시키고 셀의 신뢰성 및 수율을 향상시키는 효과가 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (6)
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- 플로팅 게이트를 감싸는 컨트롤 게이트를 갖는 비휘발성 메모리 소자의 셀 제조 방법에 있어서,반도체 기판 상부에 터널 산화막 및 플로팅 게이트를 순차적으로 형성하는 단계와,상기 기판내 상기 플로팅 게이트 에지와 오버랩되는 소오스/드레인 접합층을 형성하는 단계와,상기 플로팅 게이트가 형성된 기판 상부에 게이트간 절연막을 형성하는 단계와,상기 게이트간 절연막 상부에 절연박막을 형성한 후에 그 위에 희생막을 형성하는 단계와,상기 희생막을 패터닝하여 상기 플로팅 게이트의 상측면 전체와 소오스/드레인 접합층에 대응하는 게이트간 절연막의 일부가 노출되는 개구부를 형성하는 단계와,상기 희생막 패턴의 개구부에 도전 물질을 갭필하고 상기 희생막 패턴이 드러날 때까지 상기 도전 물질을 연마하여 상기 플로팅 게이트의 상측면을 감싸는 형태의 컨트롤 게이트를 형성하는 단계와,상기 희생막 패턴 및 절연박막을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조 방법.
- 제 3항에 있어서,상기 게이트간 절연막은, 단층의 절연막 또는 적어도 2층이상의 절연막들로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조 방법.
- 제 3항에 있어서,상기 절연박막은, 상기 게이트간 절연막과 식각 선택성을 갖는 절연막인 것 을 특징으로 하는 비휘발성 메모리 소자의 셀 제조 방법.
- 제 3항에 있어서,상기 컨트롤 게이트는, 반전된 凹 구조를 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 셀 제조 방법.
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Payment date: 20120221 Year of fee payment: 7 |
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