JPH10173074A - 不揮発性半導体装置 - Google Patents
不揮発性半導体装置Info
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- JPH10173074A JPH10173074A JP8325513A JP32551396A JPH10173074A JP H10173074 A JPH10173074 A JP H10173074A JP 8325513 A JP8325513 A JP 8325513A JP 32551396 A JP32551396 A JP 32551396A JP H10173074 A JPH10173074 A JP H10173074A
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- Japan
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- floating gate
- gate
- insulating film
- control gate
- semiconductor device
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Abstract
(57)【要約】
【課題】 制御ゲートと浮遊ゲートとの間の層間絶縁膜
の信頼性を向上させ、且つセル面積を縮小した不揮発性
半導体装置を提供する。 【解決手段】 Ｐ型シリコン基板１の上にゲート酸化膜
２を設け、このゲート酸化膜２の上に、上面に凹凸を有
する浮遊ゲート５を設け、この浮遊ゲート５の凹凸に沿
っうとともにドレイン領域の拡散層１３側の該浮遊ゲー
ト５の側面に層間絶縁膜７を設けている。この層間絶縁
膜７の上に制御ゲート９を設けており、この制御ゲート
９は、該浮遊ゲート５の凹凸と噛み合うように形成され
た凹凸を有し且つ該浮遊ゲートの側面を包むように形成
されている。従って、制御ゲート９と浮遊ゲート５との
間の層間絶縁膜７の信頼性を向上でき、且つセル面積を
縮小できる。
の信頼性を向上させ、且つセル面積を縮小した不揮発性
半導体装置を提供する。 【解決手段】 Ｐ型シリコン基板１の上にゲート酸化膜
２を設け、このゲート酸化膜２の上に、上面に凹凸を有
する浮遊ゲート５を設け、この浮遊ゲート５の凹凸に沿
っうとともにドレイン領域の拡散層１３側の該浮遊ゲー
ト５の側面に層間絶縁膜７を設けている。この層間絶縁
膜７の上に制御ゲート９を設けており、この制御ゲート
９は、該浮遊ゲート５の凹凸と噛み合うように形成され
た凹凸を有し且つ該浮遊ゲートの側面を包むように形成
されている。従って、制御ゲート９と浮遊ゲート５との
間の層間絶縁膜７の信頼性を向上でき、且つセル面積を
縮小できる。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
装置に係わり、特に、制御ゲートと浮遊ゲートとの間の
層間絶縁膜の信頼性を向上させ、且つセル面積を縮小
し、また、過剰消去時の誤動作を防ぐ不揮発性半導体装
置に関するものである。
装置に係わり、特に、制御ゲートと浮遊ゲートとの間の
層間絶縁膜の信頼性を向上させ、且つセル面積を縮小
し、また、過剰消去時の誤動作を防ぐ不揮発性半導体装
置に関するものである。
【０００２】
【従来の技術】図３は、従来の不揮発性半導体装置を示
す断面図である。Ｐ型シリコン基板１０１の表面上には
ゲート酸化膜１０３が形成され、このゲート酸化膜１０
３の上には導電層が堆積される。次に、この導電層をリ
ソグラフィ技術を用いてパターニングすることにより、
ゲート酸化膜１０３の上には浮遊ゲート１０５及び選択
ゲート１０７が形成される。この後、浮遊ゲート１０５
及び選択ゲート１０７をマスクとしてイオン注入するこ
とにより、Ｐ型シリコン基板１０１にはソース領域及び
ドレイン領域の拡散層１０９、１１１、１１３が形成さ
れる。次に、この浮遊ゲート１０５の上には層間絶縁膜
１１５を介してポリシリコンからなる制御ゲート１１７
が形成される。
す断面図である。Ｐ型シリコン基板１０１の表面上には
ゲート酸化膜１０３が形成され、このゲート酸化膜１０
３の上には導電層が堆積される。次に、この導電層をリ
ソグラフィ技術を用いてパターニングすることにより、
ゲート酸化膜１０３の上には浮遊ゲート１０５及び選択
ゲート１０７が形成される。この後、浮遊ゲート１０５
及び選択ゲート１０７をマスクとしてイオン注入するこ
とにより、Ｐ型シリコン基板１０１にはソース領域及び
ドレイン領域の拡散層１０９、１１１、１１３が形成さ
れる。次に、この浮遊ゲート１０５の上には層間絶縁膜
１１５を介してポリシリコンからなる制御ゲート１１７
が形成される。
【０００３】
【発明が解決しようとする課題】ところで、上述の従来
の不揮発性半導体装置（従来のセル構造）では、一つの
セルの面積をある程度小さくする必要があるため、これ
に応じて制御ゲート１１７と浮遊ゲート１０５とが相互
に対向する面の面積も小さくなる。このため、制御ゲー
ト１１７と浮遊ゲート１０５との間のカップリング容量
が低くなるので、カップリング容量を稼ぐために制御ゲ
ート１１７に高い電圧を掛ける必要が生ずる。このよう
に制御ゲート１１７に高い電圧を掛けると、層間絶縁膜
１１５へのストレスが増加し、その結果、層間絶縁膜１
１５の信頼性が低下することとなる。
の不揮発性半導体装置（従来のセル構造）では、一つの
セルの面積をある程度小さくする必要があるため、これ
に応じて制御ゲート１１７と浮遊ゲート１０５とが相互
に対向する面の面積も小さくなる。このため、制御ゲー
ト１１７と浮遊ゲート１０５との間のカップリング容量
が低くなるので、カップリング容量を稼ぐために制御ゲ
ート１１７に高い電圧を掛ける必要が生ずる。このよう
に制御ゲート１１７に高い電圧を掛けると、層間絶縁膜
１１５へのストレスが増加し、その結果、層間絶縁膜１
１５の信頼性が低下することとなる。
【０００４】また、過剰消去時の誤動作を防止するため
に、選択ゲート１０７及び拡散層１１１、１１３からな
る選択トランジスタを設けている。このため、セル内に
選択トランジスタを形成する領域が必要となり、セル面
積が大きくなるという欠点がある。
に、選択ゲート１０７及び拡散層１１１、１１３からな
る選択トランジスタを設けている。このため、セル内に
選択トランジスタを形成する領域が必要となり、セル面
積が大きくなるという欠点がある。
【０００５】尚、選択トランジスタは、過剰消去時の誤
動作によりソース領域の拡散層１０９からドレイン領域
の拡散層１１１へ電子が流れたとしても、選択ゲート１
０７をオフしておくことで、ドレイン領域の拡散層１１
１から拡散層１１３に電子が流れることがないので、こ
の結果、過剰消去時の誤動作を防止できるというもので
ある。
動作によりソース領域の拡散層１０９からドレイン領域
の拡散層１１１へ電子が流れたとしても、選択ゲート１
０７をオフしておくことで、ドレイン領域の拡散層１１
１から拡散層１１３に電子が流れることがないので、こ
の結果、過剰消去時の誤動作を防止できるというもので
ある。
【０００６】この発明は上記のような事情を考慮してな
されたものであり、その目的は、制御ゲートと浮遊ゲー
トとの間の層間絶縁膜の信頼性を向上させ、且つセル面
積を縮小した不揮発性半導体装置を提供することにあ
る。また、制御ゲートと浮遊ゲートとの間の層間絶縁膜
の信頼性を向上させた不揮発性半導体装置を提供するこ
とにある。また、セル面積を縮小した不揮発性半導体装
置を提供することにある。
されたものであり、その目的は、制御ゲートと浮遊ゲー
トとの間の層間絶縁膜の信頼性を向上させ、且つセル面
積を縮小した不揮発性半導体装置を提供することにあ
る。また、制御ゲートと浮遊ゲートとの間の層間絶縁膜
の信頼性を向上させた不揮発性半導体装置を提供するこ
とにある。また、セル面積を縮小した不揮発性半導体装
置を提供することにある。
【０００７】
【課題を解決するための手段】この発明の第１態様に係
る不揮発性半導体装置は、上記課題を解決するため、半
導体基板の上に絶縁膜を介して設けられた、上面に凹凸
を有する浮遊ゲートと、この浮遊ゲートの凹凸に沿って
設けられた層間絶縁膜と、この層間絶縁膜の上に設けら
れた、該浮遊ゲートの凹凸と噛み合うように形成された
凹凸を有する制御ゲートと、を具備することを特徴とす
る。この不揮発性半導体装置では、浮遊ゲートの上面に
凹凸を設け、この凹凸と噛み合うように形成された凹凸
を制御ゲートに設けているため、制御ゲートと浮遊ゲー
トの導体板の表面積を大きくすることができる。これに
より、制御ゲートと浮遊ゲートとの間のカップリング容
量を大きくすることができ、その結果、制御ゲート電圧
を低電圧化できる。したがって、この制御ゲート電圧の
低電圧化により、層間絶縁膜へのストレスを減少させる
ことができ、層間絶縁膜の信頼性を向上できる。
る不揮発性半導体装置は、上記課題を解決するため、半
導体基板の上に絶縁膜を介して設けられた、上面に凹凸
を有する浮遊ゲートと、この浮遊ゲートの凹凸に沿って
設けられた層間絶縁膜と、この層間絶縁膜の上に設けら
れた、該浮遊ゲートの凹凸と噛み合うように形成された
凹凸を有する制御ゲートと、を具備することを特徴とす
る。この不揮発性半導体装置では、浮遊ゲートの上面に
凹凸を設け、この凹凸と噛み合うように形成された凹凸
を制御ゲートに設けているため、制御ゲートと浮遊ゲー
トの導体板の表面積を大きくすることができる。これに
より、制御ゲートと浮遊ゲートとの間のカップリング容
量を大きくすることができ、その結果、制御ゲート電圧
を低電圧化できる。したがって、この制御ゲート電圧の
低電圧化により、層間絶縁膜へのストレスを減少させる
ことができ、層間絶縁膜の信頼性を向上できる。
【０００８】また、この発明の第２態様に係る不揮発性
半導体装置は、半導体基板の上に絶縁膜を介して設けら
れた浮遊ゲートと、この浮遊ゲートの上面及びドレイン
領域の拡散層側の側面を層間絶縁膜を介して包むように
設けられた制御ゲートと、を具備することを特徴とす
る。この不揮発性半導体装置では、浮遊ゲートのドレイ
ン領域の拡散層側の側面を層間絶縁膜を介して包むよう
に制御ゲートを設けているため、過剰消去時の誤動作を
防止できる。つまり、制御ゲートにおける浮遊ゲートの
ドレイン領域の拡散層側の側面に形成された部分が従来
品の選択ゲートと同じ役割を果たすので、従来品のよう
に選択トランジスタを形成する必要がなくなり、セル面
積を縮小することができる。
半導体装置は、半導体基板の上に絶縁膜を介して設けら
れた浮遊ゲートと、この浮遊ゲートの上面及びドレイン
領域の拡散層側の側面を層間絶縁膜を介して包むように
設けられた制御ゲートと、を具備することを特徴とす
る。この不揮発性半導体装置では、浮遊ゲートのドレイ
ン領域の拡散層側の側面を層間絶縁膜を介して包むよう
に制御ゲートを設けているため、過剰消去時の誤動作を
防止できる。つまり、制御ゲートにおける浮遊ゲートの
ドレイン領域の拡散層側の側面に形成された部分が従来
品の選択ゲートと同じ役割を果たすので、従来品のよう
に選択トランジスタを形成する必要がなくなり、セル面
積を縮小することができる。
【０００９】また、この発明の第３態様に係る不揮発性
半導体装置は、半導体基板の上に絶縁膜を介して設けら
れた、上面に凹凸を有する浮遊ゲートと、この浮遊ゲー
トの凹凸に沿って設けられるとともにドレイン領域の拡
散層側の該浮遊ゲートの側面に設けられた層間絶縁膜
と、この層間絶縁膜の上に設けられた、該浮遊ゲートの
凹凸と噛み合うように形成された凹凸を有し且つ該浮遊
ゲートの側面を包むように形成された制御ゲートと、を
具備することを特徴とする。これにより、層間絶縁膜の
信頼性を向上でき、且つセル面積を縮小することができ
る。
半導体装置は、半導体基板の上に絶縁膜を介して設けら
れた、上面に凹凸を有する浮遊ゲートと、この浮遊ゲー
トの凹凸に沿って設けられるとともにドレイン領域の拡
散層側の該浮遊ゲートの側面に設けられた層間絶縁膜
と、この層間絶縁膜の上に設けられた、該浮遊ゲートの
凹凸と噛み合うように形成された凹凸を有し且つ該浮遊
ゲートの側面を包むように形成された制御ゲートと、を
具備することを特徴とする。これにより、層間絶縁膜の
信頼性を向上でき、且つセル面積を縮小することができ
る。
【００１０】
【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態について説明する。図１は、この発明の一
実施の形態による不揮発性半導体装置を示す断面図であ
る。
一実施の形態について説明する。図１は、この発明の一
実施の形態による不揮発性半導体装置を示す断面図であ
る。
【００１１】先ず、Ｐ型シリコン基板１の表面上には熱
酸化法によりゲート酸化膜２が形成される。この後、こ
のゲート酸化膜２の上には例えばＣＶＤ（Chemical Vap
or Deposition ）法により導電層が堆積され、この導電
層をリソグラフィ技術を用いてパターニングすることに
より、ゲート酸化膜２の上には浮遊ゲート５が形成され
る。次に、この浮遊ゲート５の上面には例えばＲＩＥ
（Reactive Ion Etching）により凹凸が設けられる。
酸化法によりゲート酸化膜２が形成される。この後、こ
のゲート酸化膜２の上には例えばＣＶＤ（Chemical Vap
or Deposition ）法により導電層が堆積され、この導電
層をリソグラフィ技術を用いてパターニングすることに
より、ゲート酸化膜２の上には浮遊ゲート５が形成され
る。次に、この浮遊ゲート５の上面には例えばＲＩＥ
（Reactive Ion Etching）により凹凸が設けられる。
【００１２】この後、浮遊ゲート５の上には例えばＣＶ
Ｄ法により層間絶縁膜７が形成され、この層間絶縁膜７
も浮遊ゲート５の上面の凹凸と同様の凹凸形状を有して
いる。即ち、浮遊ゲート５の凹凸に沿って層間絶縁膜が
設けられる。次に、この層間絶縁膜７の上には導電層が
堆積され、この導電層をリソグラフィ技術を用いてパタ
ーニングすることにより、浮遊ゲート５の上には層間絶
縁膜７を介して制御ゲート９が形成される。この結果、
制御ゲート９の下面には凹凸が設けられ、この凹凸は浮
遊ゲート５の上面の凹凸と歯車が噛み合うように形成さ
れる。これとともに、制御ゲート９は浮遊ゲート５の一
方の側面上にも層間絶縁膜７を介して設けられる。つま
り、後記ドレイン領域の拡散層１３側の浮遊ゲート５の
側面を制御ゲート９が包むように形成される。
Ｄ法により層間絶縁膜７が形成され、この層間絶縁膜７
も浮遊ゲート５の上面の凹凸と同様の凹凸形状を有して
いる。即ち、浮遊ゲート５の凹凸に沿って層間絶縁膜が
設けられる。次に、この層間絶縁膜７の上には導電層が
堆積され、この導電層をリソグラフィ技術を用いてパタ
ーニングすることにより、浮遊ゲート５の上には層間絶
縁膜７を介して制御ゲート９が形成される。この結果、
制御ゲート９の下面には凹凸が設けられ、この凹凸は浮
遊ゲート５の上面の凹凸と歯車が噛み合うように形成さ
れる。これとともに、制御ゲート９は浮遊ゲート５の一
方の側面上にも層間絶縁膜７を介して設けられる。つま
り、後記ドレイン領域の拡散層１３側の浮遊ゲート５の
側面を制御ゲート９が包むように形成される。
【００１３】次に、制御ゲート９をマスクとしてイオン
注入することにより、Ｐ型シリコン基板１にはソース領
域及びドレイン領域の拡散層１１、１３が形成される。
注入することにより、Ｐ型シリコン基板１にはソース領
域及びドレイン領域の拡散層１１、１３が形成される。
【００１４】上記実施の形態によれば、ドレイン領域の
拡散層１３側に位置する制御ゲート９のサイドを浮遊ゲ
ート５を包むように構成している。この制御ゲート９に
おけるドレイン拡散層１３に張り出した部分は、従来品
の選択ゲートと同じ役割をするものであり、過剰消去時
の誤動作を防止するためのものである。したがって、こ
の張り出した部分により過剰消去時の誤動作を防止でき
るとともに、従来品のように選択トランジスタを形成す
る必要がなくなり、セル面積を縮小することができる。
拡散層１３側に位置する制御ゲート９のサイドを浮遊ゲ
ート５を包むように構成している。この制御ゲート９に
おけるドレイン拡散層１３に張り出した部分は、従来品
の選択ゲートと同じ役割をするものであり、過剰消去時
の誤動作を防止するためのものである。したがって、こ
の張り出した部分により過剰消去時の誤動作を防止でき
るとともに、従来品のように選択トランジスタを形成す
る必要がなくなり、セル面積を縮小することができる。
【００１５】また、浮遊ゲート５の上面および制御ゲー
ト９の下面それぞれに凹凸を設けているため、制御ゲー
ト９と浮遊ゲート５の導体板の表面積を大きくすること
ができる。これによる具体的な効果を以下に説明する。
ト９の下面それぞれに凹凸を設けているため、制御ゲー
ト９と浮遊ゲート５の導体板の表面積を大きくすること
ができる。これによる具体的な効果を以下に説明する。
【００１６】図２は、制御ゲートと浮遊ゲートの導体板
の面積を大きくすることによる効果を説明するための等
価回路図である。Ｃ１は、従来の不揮発性半導体装置に
おける制御ゲートと浮遊ゲートとの間の容量であり、Ｃ
は、その他の容量である。Ｖ１は、従来の不揮発性半導
体装置における制御ゲートと浮遊ゲートの間の電圧であ
り、Ｖ２は、従来の不揮発性半導体装置における浮遊ゲ
ートと基板の間の電圧である。
の面積を大きくすることによる効果を説明するための等
価回路図である。Ｃ１は、従来の不揮発性半導体装置に
おける制御ゲートと浮遊ゲートとの間の容量であり、Ｃ
は、その他の容量である。Ｖ１は、従来の不揮発性半導
体装置における制御ゲートと浮遊ゲートの間の電圧であ
り、Ｖ２は、従来の不揮発性半導体装置における浮遊ゲ
ートと基板の間の電圧である。
【００１７】容量は、導体板の面積に比例し、導体板の
間隔に反比例する。 容量Ｃ∝面積／間隔
間隔に反比例する。 容量Ｃ∝面積／間隔
【００１８】上記実施の形態による不揮発性半導体装置
で制御ゲート９と浮遊ゲート５に凹凸を形成したことに
より増加した制御ゲート９と浮遊ゲート５との間の面積
分の容量をΔＣとすると、上記不揮発性半導体装置にお
ける制御ゲート９と浮遊ゲート５との間の容量はＣ１＋
ΔＣと表わすことができる。
で制御ゲート９と浮遊ゲート５に凹凸を形成したことに
より増加した制御ゲート９と浮遊ゲート５との間の面積
分の容量をΔＣとすると、上記不揮発性半導体装置にお
ける制御ゲート９と浮遊ゲート５との間の容量はＣ１＋
ΔＣと表わすことができる。
【００１９】また、カップリング容量比Ｇは、制御ゲー
ト９と浮遊ゲート５との間の容量（Ｃ１＋ΔＣ）と、そ
の他の容量Ｃとの関係より、下記のように表わされる。 Ｇ＝（Ｃ１＋ΔＣ）／（Ｃ１＋Ｃ） ・・・（１）
ト９と浮遊ゲート５との間の容量（Ｃ１＋ΔＣ）と、そ
の他の容量Ｃとの関係より、下記のように表わされる。 Ｇ＝（Ｃ１＋ΔＣ）／（Ｃ１＋Ｃ） ・・・（１）
【００２０】また、浮遊ゲート５と基板１の間の電圧Ｖ
３は、制御ゲート９と浮遊ゲート５の間の電圧Ｖ１とカ
ップリング容量比Ｇより、下記のように表わされる。 Ｖ３＝Ｖ１×Ｇ ・・・（２）
３は、制御ゲート９と浮遊ゲート５の間の電圧Ｖ１とカ
ップリング容量比Ｇより、下記のように表わされる。 Ｖ３＝Ｖ１×Ｇ ・・・（２）
【００２１】（１）式と（２）式より、 Ｖ３＝Ｖ１（Ｃ１＋ΔＣ）／（Ｃ１＋Ｃ） ・・・（３）
【００２２】尚、従来の不揮発性半導体装置におけるカ
ップリング容量比Ｇ１及び浮遊ゲートと基板の間の電圧
Ｖ２は下記のように表わされる。 Ｇ１＝Ｃ１／（Ｃ１＋Ｃ） Ｖ２＝Ｖ１×Ｃ１／（Ｃ１＋Ｃ）
ップリング容量比Ｇ１及び浮遊ゲートと基板の間の電圧
Ｖ２は下記のように表わされる。 Ｇ１＝Ｃ１／（Ｃ１＋Ｃ） Ｖ２＝Ｖ１×Ｃ１／（Ｃ１＋Ｃ）
【００２３】したがって、制御ゲート９と浮遊ゲート５
との間の容量が上記凹凸により従来品に比べてΔＣだけ
増加した結果、浮遊ゲート５と基板１間に掛かる電圧Ｖ
３は増加する。このため、従来のセル構造で得ることの
できる浮遊ゲートと基板間の電圧Ｖ２を上述したセル構
造で得るには、制御ゲート電圧を低くしても可能であ
る。つまり、浮遊ゲート５と制御ゲート９に上記凹凸を
設けることにより、浮遊ゲート５と制御ゲート９のカッ
プリング容量を大きくすることができ、その結果、制御
ゲート電圧を低電圧化できる。そして、この制御ゲート
電圧の低電圧化により、層間絶縁膜７へのストレスを減
少させることができ、層間絶縁膜７の信頼性を向上でき
る。
との間の容量が上記凹凸により従来品に比べてΔＣだけ
増加した結果、浮遊ゲート５と基板１間に掛かる電圧Ｖ
３は増加する。このため、従来のセル構造で得ることの
できる浮遊ゲートと基板間の電圧Ｖ２を上述したセル構
造で得るには、制御ゲート電圧を低くしても可能であ
る。つまり、浮遊ゲート５と制御ゲート９に上記凹凸を
設けることにより、浮遊ゲート５と制御ゲート９のカッ
プリング容量を大きくすることができ、その結果、制御
ゲート電圧を低電圧化できる。そして、この制御ゲート
電圧の低電圧化により、層間絶縁膜７へのストレスを減
少させることができ、層間絶縁膜７の信頼性を向上でき
る。
【００２４】尚、上記実施の形態では、浮遊ゲート５の
上面および制御ゲート９の下面それぞれに凹凸を設けて
いるが、この凹凸は制御ゲート９と浮遊ゲート５とが互
いに対向する面の面積が大きくなるものであればどのよ
うな形状でも良い。
上面および制御ゲート９の下面それぞれに凹凸を設けて
いるが、この凹凸は制御ゲート９と浮遊ゲート５とが互
いに対向する面の面積が大きくなるものであればどのよ
うな形状でも良い。
【００２５】
【発明の効果】以上説明したようにこの発明によれば、
浮遊ゲートの上面に凹凸を設け、この凹凸と噛み合うよ
うに形成された凹凸を制御ゲートに設けている。また、
浮遊ゲートのドレイン領域の拡散層側の側面を層間絶縁
膜を介して包むように制御ゲートを設けている。したが
って、制御ゲートと浮遊ゲートとの間の層間絶縁膜の信
頼性を向上させ、且つセル面積を縮小した不揮発性半導
体装置を提供することができる。
浮遊ゲートの上面に凹凸を設け、この凹凸と噛み合うよ
うに形成された凹凸を制御ゲートに設けている。また、
浮遊ゲートのドレイン領域の拡散層側の側面を層間絶縁
膜を介して包むように制御ゲートを設けている。したが
って、制御ゲートと浮遊ゲートとの間の層間絶縁膜の信
頼性を向上させ、且つセル面積を縮小した不揮発性半導
体装置を提供することができる。
【図１】この発明の一実施の形態による不揮発性半導体
装置を示す断面図。
装置を示す断面図。
【図２】制御ゲートと浮遊ゲートの導体板の面積を大き
くすることによる効果を説明するための等価回路図。
くすることによる効果を説明するための等価回路図。
【図３】従来の不揮発性半導体装置を示す断面図。
１…Ｐ型シリコン基板、２…ゲート酸化膜、５…浮遊ゲ
ート、７…層間絶縁膜、９…制御ゲート、１１…ソース
領域の拡散層、１３…ドレイン領域の拡散層、Ｃ１…従
来の不揮発性半導体装置における制御ゲートと浮遊ゲー
トとの間の容量、Ｃ…その他の容量、Ｖ１…従来の不揮
発性半導体装置における制御ゲートと浮遊ゲートの間の
電圧、Ｖ２…従来の不揮発性半導体装置における浮遊ゲ
ートと基板の間の電圧、１０１…Ｐ型シリコン基板、１
０３…ゲート酸化膜、１０５…浮遊ゲート、１０７…選
択ゲート、１０９…ソース領域の拡散層、１１１…ドレ
イン領域の拡散層、１１３…拡散層、１１５…層間絶縁
膜、１１７…制御ゲート。
ート、７…層間絶縁膜、９…制御ゲート、１１…ソース
領域の拡散層、１３…ドレイン領域の拡散層、Ｃ１…従
来の不揮発性半導体装置における制御ゲートと浮遊ゲー
トとの間の容量、Ｃ…その他の容量、Ｖ１…従来の不揮
発性半導体装置における制御ゲートと浮遊ゲートの間の
電圧、Ｖ２…従来の不揮発性半導体装置における浮遊ゲ
ートと基板の間の電圧、１０１…Ｐ型シリコン基板、１
０３…ゲート酸化膜、１０５…浮遊ゲート、１０７…選
択ゲート、１０９…ソース領域の拡散層、１１１…ドレ
イン領域の拡散層、１１３…拡散層、１１５…層間絶縁
膜、１１７…制御ゲート。
Claims (3)
- 【請求項１】 半導体基板の上に絶縁膜を介して設けら
れた、上面に凹凸を有する浮遊ゲートと、 この浮遊ゲートの凹凸に沿って設けられた層間絶縁膜
と、 この層間絶縁膜の上に設けられた、該浮遊ゲートの凹凸
と噛み合うように形成された凹凸を有する制御ゲート
と、 を具備することを特徴とする不揮発性半導体装置。 - 【請求項２】 半導体基板の上に絶縁膜を介して設けら
れた浮遊ゲートと、 この浮遊ゲートの上面及びドレイン領域の拡散層側の側
面を層間絶縁膜を介して包むように設けられた制御ゲー
トと、 を具備することを特徴とする不揮発性半導体装置。 - 【請求項３】 半導体基板の上に絶縁膜を介して設けら
れた、上面に凹凸を有する浮遊ゲートと、 この浮遊ゲートの凹凸に沿って設けられるとともにドレ
イン領域の拡散層側の該浮遊ゲートの側面に設けられた
層間絶縁膜と、 この層間絶縁膜の上に設けられた、該浮遊ゲートの凹凸
と噛み合うように形成された凹凸を有し且つ該浮遊ゲー
トの側面を包むように形成された制御ゲートと、 を具備することを特徴とする不揮発性半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325513A JPH10173074A (ja) | 1996-12-05 | 1996-12-05 | 不揮発性半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8325513A JPH10173074A (ja) | 1996-12-05 | 1996-12-05 | 不揮発性半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173074A true JPH10173074A (ja) | 1998-06-26 |
Family
ID=18177726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8325513A Pending JPH10173074A (ja) | 1996-12-05 | 1996-12-05 | 不揮発性半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173074A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000026228A (ko) * | 1998-10-19 | 2000-05-15 | 김영환 | 플래쉬 메모리 셀 및 그의 제조 방법 |
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
| KR100773354B1 (ko) | 2006-10-31 | 2007-11-05 | 삼성전자주식회사 | 플래쉬 메모리 소자 및 그 제조방법 |
| US8396073B2 (en) | 1998-06-19 | 2013-03-12 | Juniper Networks, Inc. | Voice relaying apparatus and voice relaying method |
| JP2014529907A (ja) * | 2011-08-31 | 2014-11-13 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | ゲート間結合比の改善された浮動ゲートと結合ゲートを有する不揮発性メモリセル |
-
1996
- 1996-12-05 JP JP8325513A patent/JPH10173074A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6593186B1 (en) | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| US8396073B2 (en) | 1998-06-19 | 2013-03-12 | Juniper Networks, Inc. | Voice relaying apparatus and voice relaying method |
| KR20000026228A (ko) * | 1998-10-19 | 2000-05-15 | 김영환 | 플래쉬 메모리 셀 및 그의 제조 방법 |
| JP2004111891A (ja) * | 2002-09-19 | 2004-04-08 | Anam Semiconductor Inc | スプリットゲートフラッシュメモリセル及びその製造方法 |
| KR100773354B1 (ko) | 2006-10-31 | 2007-11-05 | 삼성전자주식회사 | 플래쉬 메모리 소자 및 그 제조방법 |
| JP2014529907A (ja) * | 2011-08-31 | 2014-11-13 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | ゲート間結合比の改善された浮動ゲートと結合ゲートを有する不揮発性メモリセル |
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