KR100773354B1 - 플래쉬 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

플래쉬 메모리 소자 및 그 제조방법을 제공한다. 이 플래쉬 메모리 소자는 반도체기판에 제공되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 상에 부유 게이트가 제공된다. 이 경우에, 상기 부유게이트는 상기 활성영역으로부터 제1 거리만큼 이격된다. 상기 부유 게이트의 상부면을 덮음과 아울러 상기 활성영역과 인접하는 상기 부유 게이트의 양 측벽들 중 한쪽 측벽을 덮는 제어 게이트가 제공된다. 이때, 상기 제어 게이트의 상기 부유 게이트의 한쪽 측벽을 덮는 부분은 상기 활성영역으로부터 상기 제1 거리보다 큰 제2 거리만큼 이격된다.

Description

플래쉬 메모리 소자 및 그 제조방법{Flash memory devices and methods of fabricating the same}
도 1은 종래의 플래쉬 메모리 소자를 나타낸 단면도이다.
도 2는 본 발명의 실시예에 의한 플래쉬 메모리 소자를 나타낸 평면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 의한 플래쉬 메모리 소자의 제조방법을 나타낸 단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 플래쉬 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 플래쉬 메모리 소자는 셀 어레이의 구조에 따라 고속 랜덤 억세스(high speed random access)가 가능한 노어형 플래쉬 메모리 소자(NOR type flash memory device)와, 프로그램 및 소거 속도가 우수하고 고집적화가 가능한 낸드형 플래쉬 메모리 소자(NAND type flash memory device)로 분류할 수 있다. 상기 플래쉬 메모리 소자들의 프로그램 동작 및 소거 동작은 단위 셀의 커플링 비율(coupling ratio)과 직접적으로 관련이 있다. 상기 플래쉬 메모리 소자들의 프로 그램 동작은 FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot Electron injection) 의하여 수행될 수 있다. 또한, 상기 플래쉬 메모리 소자들의 소거 동작은 FN 터널링에 의하여 수행될 수 있다.
상기 FN 터널링은 부유 게이트(floating gate) 및 기판 사이에 개재된 터널 산화막에 강한 전계가 인가될 때 발생할 수 있다. 상기 부유 게이트 및 기판 사이의 전계는 실제로 상기 부유 게이트의 상부에 위치한 제어 게이트(control gate)에 15V 내지 20V의 고전압을 인가함으로써 유기될 수 있다. 따라서, 상기 프로그램 전압 또는 소거 전압을 감소시키기 위해서는 상기 플래쉬 메모리 소자의 단위 셀의 커플링 비율을 증가시키는 것이 필요하다.
도 1 은 종래의 플래쉬 메모리 소자를 설명하기 위하여 나타낸 단면도이다.
도 1 을 참조하면, 반도체기판(1)의 활성영역의 상부를 가로지르는 제1 및 제2 제어 게이트들(9a, 9b)이 제공된다. 상기 제1 및 제2 제어 게이트들(9a, 9b)은 워드라인 역할을 한다. 상기 제1 제어 게이트(9a) 및 상기 반도체기판(1)의 활성영역 사이에 제1 부유 게이트(5a)가 개재되고, 상기 제2 제어 게이트(9b) 및 상기 반도체기판(1)의 활성영역 사이에 제2 부유 게이트(5b)가 개재된다. 즉, 상기 제1 및 제2 부유 게이트들(5a, 5b)은 하나의 활성영역 상에 제공된다.
상기 제1 및 제2 부유 게이트들(5a, 5b)과 상기 제1 및 제2 제어 게이트들(9a, 9b) 사이에 게이트간 유전막들(inter-gate dielectric layers; 7)이 개재된다. 이에 더하여, 상기 제1 및 제2 부유 게이트들(5a, 5b)은 상기 반도체기판(1)의 활성영역으로부터 터널 산화막(3)에 의해 절연된다. 더 나아가서, 상기 반도체기 판(1)의 활성영역에 복수개의 소오스/드레인 영역들(11)이 제공된다. 상기 소오스/드레인 영역들(11)은 상기 제1 및 제2 부유 게이트들(5a, 5b) 하부의 채널 영역들의 양 옆에 위치한다.
상기 반도체기판(1) 상에 복수개의 플래쉬 메모리 셀들이 제공된다. 즉, 상기 제1 제어 게이트(9a) 및 상기 반도체기판(1)의 활성영역이 교차하는 지점에 제1 플래쉬 메모리 셀(CL1)이 제공되고, 상기 제2 제어 게이트(9b) 및 상기 반도체기판(1)의 활성영역이 교차하는 지점에 제2 플래쉬 메모리 셀(CL2)이 제공된다.
상기 제1 및 제2 부유 게이트들(5a, 5b) 사이에는 기생 커플링 커패시터(parasitic coupling capacitor; C)가 제공될 수 있다. 상기 커플링 커패시터(C)의 커패시턴스는 상기 제1 및 제2 부유 게이트들(5a, 5b) 사이의 거리가 감소할수록 증가한다. 다시 말해서, 플래쉬 메모리 소자의 집적도가 증가함에 따라, 부유 게이트간 커플링 커패시턴스(inter-floating gate coupling capacitance)는 증가한다. 이 경우에, 상기 제1 플래쉬 메모리 셀(CL1)이 선택적으로 프로그램되면, 상기 제1 부유 게이트(5a) 내로 전자들이 주입되어 상기 제1 부유 게이트(5a)의 전위(electric potential)를 변화시키고, 상기 제1 부유 게이트(5a)에 인접한 상기 제2 부유 게이트(5b)의 전위 역시 상기 커플링 커패시터(C)에 기인하여 변화한다. 그 결과, 상기 제2 플래쉬 메모리 셀(CL2)의 문턱전압이 변화한다. 이에 따라, 상기 제2 플래쉬 메모리 셀(CL2)을 포함하는 낸드 플래쉬 메모리 소자의 스트링들(strings) 내의 어느 하나의 셀 내에 저장된 데이터를 선택적으로 읽기 위한 동작 모드에서 읽기 에러(read error)가 발생할 수 있다.
상기 부유 게이트간 커플링 커패시턴스와 관련된 낸드형 플래쉬 메모리 소자 및 그 제조방법이 미국특허공개번호 2004/0099900 A1호(U.S. Patent Publication No. 2004/0099900 A1)에 "반도체 소자 및 그 제조방법(Semiconductor device and method of manufacturing the same)"이라는 제목으로 이구치 등(Iguchi et al.)에 의해 개시된 바 있다. 이구치 등에 따르면, 소자분리막을 사이에 두고 위치하는 서로 다른 활성영역들 상에 형성된 부유 게이트들 사이에서의 부유게이트간 커플링 커패시턴스를 감소시킬 수 있다. 그러나, 이구치 등에 의한 플래쉬 메모리 소자의 구조는 하나의 활성영역 상에 형성된 부유 게이트들 사이에서의 부유게이트간 커플링 커패시턴스를 감소시키는데 한계가 있다.
한편, 플래쉬 메모리 셀들의 프로그램 효율(program efficiency) 및 소거 효율(erasure efficiency)에 직접적으로 영향을 주는 셀 커플링 비율(cell coupling ratio)을 증가시키기 위해서는 상기 게이트간 유전막(7)의 커패시턴스를 증가시키는 것이 요구된다. 일반적으로, 상기 게이트간 유전막(7)으로써 ONO 막을 사용하고 있다. 최근, 상기 게이트간 유전막(7)으로써 ONO 막 대신에 상기 ONO막 보다 유전상수가 높은 고유전막(high-k dielectric layer)을 사용하려는 연구가 진행되고 있다. 그런데, 일반적으로 알려진 바와 같이 고유전막은 식각저항성이 크다. 이러한, 고유전막의 식각저항성 따른 건식식각 공정의 어려움에 대해 미국공개특허 US 2004/0011380 A1 호에 "고유전물질의 식각 방법 및 고유전물질의 증착챔버의 세정 방법{Method for etching high dielectric constant materials and for cleaning deposition chambers for high dielectric constant materials}" 라는 제목으로 지 등(Ji et al.)에 의해 개시된 바 있다. 이와 같이, 고유전막을 건식 식각하는데 어려움이 있기 때문에, 게이트간 유전막으로 ONO 막 대신에 ONO 막보다 식각저항성이 크고 유전상수가 높은 고유전막을 사용한 플래쉬 메모리 소자를 양산하는데 많은 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 부유게이트간 커패시턴스를 억제함과 아울러 커플링 비율을 증가시킬 수 있는 플래쉬 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 부유게이트간 커패시턴스를 억제함과 아울러 커플링 비율을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 있다
본 발명의 일 양태에 따르면, 부유게이트간 커패시턴스를 억제함과 아울러 커플링 비율을 증가시킬 수 있는 플래쉬 메모리 소자의 구조를 제공한다. 이 플래쉬 메모리 소자는 반도체기판에 제공되어 활성영역을 한정하는 소자분리막을 구비한다. 상기 활성영역 상에 부유 게이트가 제공된다. 이 경우에, 상기 부유게이트는 상기 활성영역으로부터 제1 거리만큼 이격된다. 상기 부유 게이트의 상부면을 덮음과 아울러 상기 활성영역과 인접하는 상기 부유 게이트의 양 측벽들 중 한쪽 측벽을 덮는 제어 게이트가 제공된다. 이때, 상기 제어 게이트의 상기 부유 게이트의 한쪽 측벽을 덮는 부분은 상기 활성영역으로부터 상기 제1 거리보다 큰 제2 거리만 큼 이격된다.
본 발명의 몇몇 실시예에서, 상기 부유 게이트의 상부 영역의 양 끝부분들은 상기 소자분리막과 중첩할 수 있다. 더 나아가, 상기 부유 게이트의 하부 영역은 상기 활성영역과 자기정렬될 수 있다.
다른 실시예에서, 상기 제어 게이트는 상기 소자분리막으로 연장되어 상기 소자분리막에 인접하는 상기 부유 게이트의 측벽들을 덮을 수 있다.
상기 소자분리막은 상기 활성영역의 표면보다 높은 레벨의 돌출부를 가질 수 있다.
상기 제어 게이트는 상기 소자분리막의 상기 돌출부 내로 연장된 연장부를 가질 수 있다.
또 다른 실시예에서, 상기 부유 게이트와 상기 활성영역 사이에 개재된 터널 산화막 및 상기 부유 게이트와 상기 제어 게이트 사이에 개재된 게이트간 유전막을 더 포함할 수 있다. 이 경우에, 상기 게이트간 유전막은 ONO막(Oxide/Nitride/Oxide layer), 알루미늄 산화막(AlO layer), 하프늄 산화막(HfO layer), 하프늄 실리콘 산화막(HfSiO layer), 하프늄 알루미늄 산화막(HfAlO layer), 탄탄륨 산화막(TaO layer), 지르코늄 산화막(ZrO layer), 란타늄 산화막(LaO layer) 및 티타늄 산화막(TiO layer) 중 적어도 하나를 포함할 수 있다.
상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역 상에 차례로 적층된 하부 블로킹 절연막 및 상부 블로킹 절연막을 더 포함하되, 상기 상부 블로킹 절연막은 상기 제어 게이트보다 낮은 레벨에 위치할 수 있다.
상기 하부 블로킹 절연막은 상기 터널 산화막과 연결됨과 아울러 상기 터널 산화막과 동일한 물질막으로 이루어질 수 있다.
상기 상부 블로킹 절연막은 상기 게이트간 유전막과 연결됨과 아울러 상기 게이트간 유전막과 동일한 물질막으로 이루어질 수 있다.
더 나아가, 상기 하부 블로킹 절연막과 상기 상부 블로킹 절연막 사이에 개재된 중간 블로킹 절연막을 더 포함할 수 있다.
또 다른 실시예에서, 상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역에 제공된 소스/드레인 영역들을 더 포함하되, 상기 소스/드레인 영역들 중 하나의 영역은 상기 부유 게이트의 한쪽 측벽을 덮는 상기 제어 게이트와 중첩할 수 있다.
본 발명의 다른 양태에 따르면, 부유게이트간 커패시턴스를 억제함과 아울러 커플링 비율을 증가시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막을 형성하는 것을 포함한다. 상기 소자분리막을 갖는 기판 상에 제1 유전막을 형성한다. 상기 제1 유전막을 갖는 기판 상에 상기 활성영역을 부분적으로 덮는 부유 게이트를 형성한다. 상기 부유 게이트를 갖는 기판의 전면 상에 제2 유전막을 형성한다. 이 경우에, 상기 제1 유전막 및 상기 제2 유전막은 상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역에서 차례로 적층된다. 상기 제2 유전막을 갖는 기판 상에 상기 부유 게이트의 상부면을 덮으며 상기 활성영역에 인접하는 상기 부유 게이트의 양 측벽들 중 한쪽 측벽을 덮는 제어 게이트를 형성한다.
본 발명의 몇몇 실시예에서, 상기 부유 게이트의 상부 영역의 양 끝부분들은 상기 소자분리막과 중첩하도록 형성할 수 있다. 더 나아가, 상기 부유 게이트의 하부 영역은 상기 활성영역과 자기정렬되도록 형성할 수 있다.
다른 실시예에서, 상기 부유 게이트를 형성한 후에, 상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역에 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 부유 게이트를 형성한 후에, 상기 부유 게이트의 양 측벽들에 인접하는 상기 제1 유전막을 치유(curing)함과 아울러 상기 부유 게이트의 하부 모서리를 라운딩(rounding) 하는 게이트 재산화 공정을 진행하는 것을 더 포함할 수 있다.
또 다른 실시예에서, 상기 부유 게이트를 형성한 후에, 상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역의 상부를 덮는 중간 블로킹 절연막을 형성하는 것을 더 포함할 수 있다.
상기 중간 블로킹 절연막을 형성하는 것은 상기 부유 게이트를 갖는 기판 상에 절연막을 형성하고, 상기 절연막을 에치 백(etch back)하는 것을 포함할 수 있다.
상기 소자분리막은 상기 활성영역의 표면보다 높은 레벨의 돌출부를 갖도록 형성하되, 상기 절연막을 에치 백하는 동안에 상기 소자분리막의 돌출부가 부분식각되어 리세스된 영역이 형성될 수 있다.
상기 제어 게이트는 상기 소자분리막에 인접하는 상기 부유 게이트의 상부영 역의 측벽들을 덮음과 아울러 상기 리세스된 영역을 채우는 연장부를 갖도록 형성할 수 있다.
또 다른 실시예에서, 상기 제어 게이트는 상기 소자분리막에 인접하는 상기 부유 게이트의 측벽들을 덮도록 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 의한 플래쉬 메모리 소자를 나타낸 평면도이고, 도 3a 내지 도 3f는 본 발명의 실시예에 의한 플래쉬 메모리 소자의 제조방법을 설명하기 위하여 나타낸 단면도들이다. 도 3a 내지 도 3f에 있어서, 참조부호 "A"로 표시된 부분은 도 2의 I-I′선을 따라 취해진 영역을 나타내고, 참조부호 "B"로 표시된 부분은 도 2의 II-II′선을 따라 취해진 영역을 나타낸다.
우선, 도 2 및 도 3f를 참조하여 본 발명의 실시예에 따른 플래쉬 메모리 소자의 구조에 대해 설명하기로 한다.
도 2 및 도 3f를 참조하면, 반도체기판(100)에 적어도 하나의 활성영역(105a)을 한정하는 소자분리막(105s)이 제공된다. 상기 소자분리막(105s)은 트렌 치소자분리기술에 의해 형성될 수 있다. 상기 활성영역(105a)은 복수개가 제공될 수 있다. 예를 들어, 상기 활성영역(105a)이 복수개가 제공되는 경우에, 상기 활성영역들(105a)은 서로 평행하도록 배치될 수 있다. 상기 소자분리막(105s)은 상기 활성영역(105a)의 표면보다 높은 레벨의 돌출부를 가질 수 있다.
상기 활성영역(105a) 상에 적어도 하나의 부유 게이트(118)가 제공된다. 이때, 상기 부유 게이트(118)는 상기 활성영역(105a)으로부터 제1 거리(S1)만큼 이격될 수 있다. 상기 부유 게이트(118)는 복수개가 제공될 수 있다. 상기 부유 게이트(118)가 복수개가 제공되는 경우에, 상기 부유 게이트(118)는 상기 활성영역(105a) 상에 2차원적으로 배열될 수 있다. 상기 부유 게이트(118)는 폴리실리콘막과 같은 도전막으로 이루어질 수 있다.
고집적화 관점에서 상기 부유 게이트(118)의 높이(H)는 상기 활성영역(105a)의 길이방향에서의 상기 부유 게이트(118)의 폭(L1)보다 큰 것이 바람직하다. 또한, 커플링 비율의 관점에서, 상기 부유 게이트(118)의 높이(H)는 높을수록 바람직하다.
상기 부유 게이트(118)의 양 끝부분들은 상기 소자분리막(105s)과 중첩할 수 있다. 좀더 구체적으로, 상기 부유 게이트(118)의 상부 영역(118a)의 양 끝부분들은 상기 소자분리막(105s)과 중첩할 수 있다. 그리고, 상기 부유 게이트(118)의 하부 영역(118b)은 상기 활성영역(105a)과 자기정렬될 수 있다. 다시 말하면, 상기 부유 게이트(118)의 상기 하부 영역(118b)은 상기 소자분리막(105s)의 상기 돌출부 사이에 개재되어 상기 활성영역(105a)과 자기정렬될 수 있다.
상기 부유 게이트(118)와 상기 활성영역(105a) 사이에 터널 산화막(110a)이 개재될 수 있다. 상기 터널 산화막(110a)은 열산화막 또는 고유전막(high-k dielectric layer)일 수 있다.
상기 부유 게이트(118)를 덮고 상기 부유 게이트(118)의 양 측벽들 중 한쪽 측벽에 인접하는 상기 활성영역(105a)의 상부를 덮는 제어 게이트(140a)가 제공된다. 보다 구체적으로, 상기 제어 게이트(140a)는 상기 부유 게이트(118)의 상부면 및 상기 활성영역(105a)과 인접하는 상기 부유 게이트(118)의 양 측벽들 중 한쪽 측벽을 덮음과 아울러 상기 부유 게이트(118)의 양 측벽들 중 한쪽 측벽에 인접하는 상기 활성영역(105a)의 상부를 덮을 수 있다. 상기 제어 게이트(118)의 상기 부유 게이트(118)의 한쪽 측벽을 덮는 부분은 상기 활성영역(105a)으로부터 상기 제1 거리(S1) 보다 큰 제2 거리(S2)만큼 이격될 수 있다. 그리고, 상기 활성영역(105a)의 길이방향에서, 상기 제어 게이트(118)의 폭(L2)은 상기 부유 게이트(118)의 폭(L1)보다 클 수 있다. 상기 제어 게이트(140a)는 상기 소자분리막(105s)으로 연장되어 상기 소자분리막(105s)에 인접하는 상기 부유 게이트(118)의 측벽들을 덮을 수 있다.
한편, 상기 소자분리막(105s)이 상기 돌출부를 갖는 경우에, 상기 제어 게이트(140a)는 상기 소자분리막(105s)의 상기 돌출부 내로 연장된 연장부(140e)를 가질 수 있다. 따라서, 상기 소자분리막(105s)에 인접하는 상기 부유 게이트(118)의 양 측벽들은 상기 제어 게이트(140a)의 상기 연장부(140e)에 의해 덮일 수 있다.
한편, 도 3f의 "B" 영역에 도시된 바와 같이 상기 부유 게이트(118)의 상기 상부 영역(118a)이 상기 하부 영역(118b)보다 큰 폭을 갖는 경우에, 상기 제어 게이트(140a)의 상기 연장부(140e)는 상기 소자분리막(105s)에 인접하는 상기 부유 게이트(118)의 상기 상부 영역(118a)의 측벽들을 덮으며, 상기 부유 게이트(118)의 상기 상부 영역(118a)보다 낮은 레벨의 바닥면을 가질 수 있다.
상기 부유 게이트(118)와 상기 제어 게이트(118) 사이에 게이트간 유전막(135a)이 개재될 수 있다. 상기 게이트간 유전막(135a)은 ONO 막 또는 상기 ONO 막 보다 식각저항성이 큰 고유전막을 포함할 수 있다. 예를 들어, 상기 게이트간 유전막(135a)은 ONO막(Oxide/Nitride/Oxide layer), 알루미늄 산화막(AlO layer), 하프늄 산화막(HfO layer), 하프늄 실리콘 산화막(HfSiO layer), 하프늄 알루미늄 산화막(HfAlO layer), 탄탄륨 산화막(TaO layer), 지르코늄 산화막(ZrO layer), 란타늄 산화막(LaO layer) 및 티타늄 산화막(TiO layer) 중 적어도 하나를 포함할 수 있다.
상기 부유 게이트(118)의 양 측벽들에 인접하는 상기 활성영역(105a) 상에 차례로 적층된 하부 블로킹 절연막(110b) 및 상부 블로킹 절연막(135b)이 제공될 수 있다. 이 경우에, 상기 상부 블로킹 절연막(135b)은 상기 제어 게이트(140a)보다 낮은 레벨에 위치할 수 있다. 다시 말하면, 상기 하부 블로킹 절연막(110b) 및 상기 상부 블로킹 절연막(135b)은 상기 제어 게이트(140a)의 상기 부유 게이트(118)의 한쪽 측벽을 덮는 부분과 상기 활성영역(105a) 사이에 개재될 수 있다.
한편, 상기 하부 블로킹 절연막(110b) 및 상기 상부 블로킹 절연막(135b) 사이에 중간 블로킹 절연막(125a)이 개재될 수 있다. 상기 중간 블로킹 절연막(125a) 은 실리콘 산화막을 포함할 수 있다.
상기 하부 블로킹 절연막(110b) 및 상기 터널 산화막(110a)은 서로 연결되어 제1 유전막(110)을 형성할 수 있다. 즉, 상기 하부 블로킹 절연막(110b)과 상기 터널 산화막(110a)은 동일한 물질막으로 이루어질 수 있다.
상기 상부 블로킹 절연막(135b) 및 상기 게이트간 유전막(135a)은 서로 연결되어 제2 유전막(135)을 형성할 수 있다. 따라서, 상기 상부 블로킹 절연막(135b) 및 상기 게이트간 유전막(135a)은 서로 연결됨으로 인하여, 상기 활성영역(105a)에 인접하며 상기 제어 게이트(140a)에 의해 덮인 상기 부유 게이트(118)의 한쪽 측벽과 마주보는 상기 부유 게이트(118)의 다른 측벽은 상기 제2 유전막(135)에 의해 덮일 수 있다. 상기 상부 블로킹 절연막(135b)과 상기 게이트간 유전막(135a)은 동일한 물질막으로 이루어질 수 있다.
상기 제어 게이트(140a)의 측벽들을 덮음과 아울러 상기 제어 게이트(140a)에 의해 덮이지 않은 상기 부유 게이트(118)의 측벽을 덮는 스페이서 절연막(150)이 제공될 수 있다. 상기 스페이서 절연막(150)은 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
상술한 바와 같이, 상기 제어 게이트(140a)는 상기 부유 게이트(118)의 상부면, 상기 활성영역(105a)과 인접하는 상기 부유 게이트(118)의 한쪽 측벽, 상기 소자분리막(105s)과 인접하는 상기 부유 게이트(118)의 양 측벽들을 덮는다. 따라서, 상기 제어 게이트(140a)와 상기 부유 게이트(118)가 서로 마주보는 면적이 종래의 도 1에 도시된 플래쉬 메모리 소자에 비하여 크기 때문에, 종래보다 커플링 비율이 증가한다. 그리고, 상기 게이트간 유전막(135a)은 식각되지 않는 구조이므로 ONO막 뿐만 아니라, ONO막 보다 식각저항성이 큰 고유전막을 사용할 수 있다.
상기 활성영역(105a) 상에 복수개의 상기 부유 게이트(118)가 제공되는 경우에, 도 1을 참조하여 설명한 바 있는 부유 게이트간 커플링 커패시턴스를 현저히 감소시킬 수 있다. 그 이유는 도 3f의 "A" 영역에 도시된 바와 같이 하나의 상기 활성영역(105a)에 두 개의 상기 부유 게이트들(118)이 제공되는 경우에, 인접한 상기 부유 게이트들(118) 사이에 상기 제어 게이트(140a)가 존재하기 때문이다. 즉, 상기 부유 게이트들(118) 사이에 도전체인 상기 제어 게이트(140a)가 존재하기 때문에, 상기 부유 게이트들(118) 사이에 도 1에서 설명한 바와 같은 기생 커플링 커패시터가 발생하는 것이 억제된다.
상기 활성영역(105a)이 복수개가 제공되는 경우에, 상기 각 활성영역들(105a) 상에 제공된 상기 부유 게이트들(118) 사이의 커플링 커패시턴스를 현저히 감소시킬 수 있다. 그 이유는 상기 소자분리막(105s)에 인접하는 상기 부유 게이트들(118)의 측벽들을 도전체인 상기 제어 게이트(140a)가 덮기 때문이다.
상기 부유 게이트(118)는 상기 활성영역(105a)과 상기 제1 거리(S1)만큼 이격된 반면에, 상기 제어 게이트(118)는 상기 부유 게이트(118)의 한쪽 측벽을 덮는 부분에서 상기 활성영역(105a)과 상기 제1 거리(S1) 보다 큰 제2 거리(S2)만큼 이격된다. 이때, 상기 부유 게이트(118)의 한쪽 측벽을 덮는 부분의 상기 제어 게이트(118) 및 상기 활성영역(105a) 사이에 상기 블로킹 절연막(136)이 개재되기 때문에, 상기 제어 게이트(118)에 인가되는 전압에 의해 발생하는 전계에 의해 상기 활 성영역(105a)의 전위(electric potential)가 변화하는 것을 방지할 수 있다. 좀더 구체적으로, 상기 블로킹 절연막(136)은 상기 제어 게이트(118)에 인가되는 전압에 의해 발생하는 전계를 차단할 수 있으므로, 상기 소스/드레인 영역들(120a)의 전위가 변화하는 것이 억제된다. 그 결과, 상기 소스/드레인 영역들(120a)의 전위가 변화함에 따라 발생하는 트랜지스터의 전기적 특성 변화를 방지할 수 있다. 따라서, 상기 제어 게이트(118)에 인가되는 전압에 의해 발생하는 전계에 의해 상기 활성영역(105a)의 전위가 변화하는 것을 방지할 수 있으므로, 플래쉬 메모리 소자의 오동작을 방지할 수 있다. 예를 들어, 낸드형 플래쉬 메모리 소자에서 셀의 프로그램 방법으로 FN 터널링 메카니즘을 이용하고 있다. 상기 FN 터널링은 제어 게이트에 고전압을 인가하고, 기판 바이어스를 OV 로 하고, 소스/드레인 영역들을 플로팅(floating) 시키어 채널 영역의 전자들을 부유 게이트 내로 주입시키는 것을 포함할 수 있다. 그런데, 상기 제어 게이트에 인가된 고전압에 의한 강한 전계에 의해 상기 플로팅 상태의 상기 소스/드레인 영역들의 전위가 변화된다면, 셀의 프로그램 오류가 발생할 수 있다. 따라서, 본 발명은 상기 제어게이트(140a)와 상기 소스/드레인 영역들(120a) 사이에 상기 블로킹 절연막(136)이 개재되어 있으므로, 플래쉬 메모리 소자의 프로그램 오류가 발생하는 것을 방지할 수 있다.
다음으로, 도 2, 도 3a 내지 도 3f를 참조하여 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조방법에 대해 설명하기로 한다.
도 2 및 도 3a를 참조하면, 반도체기판(100)을 준비한다. 예를 들어, 상기 반도체기판(100)은 단결정 실리콘 웨이퍼일 수 있다. 상기 반도체기판(100)에 적어도 하나의 활성영역(105a)을 한정하는 소자분리막(105s)을 형성할 수 있다. 상기 활성영역(105a)은 복수개가 제공될 수 있다. 상기 활성영역(105a)이 복수개가 제공되는 경우에, 상기 활성영역들(105a)은 서로 평행하도록 배치될 수 있다. 상기 소자분리막(105s)을 형성하는 것은 상기 반도체기판(100)의 소정영역에 트렌치 영역을 형성하고, 상기 트렌치 영역을 채우는 절연막을 형성하는 것을 포함할 수 있다. 상기 소자분리막(105s)은 상기 활성영역(105a)의 표면으로부터 소정 높이로 돌출된 돌출부를 갖도록 형성할 수 있다. 상기 소자분리막(105s)을 갖는 기판 상에 제1 유전막(110)을 형성할 수 있다. 상기 제1 유전막(110)은 고유전막 또는 열산화막으로 형성할 수 있다. 상기 제1 유전막(110)을 갖는 기판 상에 부유 게이트 도전막(115)을 형성할 수 있다. 상기 부유 게이트 도전막(115)은 폴리 실리콘막으로 형성할 수 있다.
도 2 및 도 3b를 참조하면, 상기 부유 게이트 도전막(도 3a의 115)을 패터닝하여 상기 활성영역(105a) 상에 적어도 하나의 부유 게이트(118)를 형성할 수 있다. 상기 부유 게이트(118)는 복수개가 형성될 수 있다. 상기 부유 게이트(118)가 복수개가 형성되는 경우에, 상기 부유 게이트들(118)은 상기 활성영역(105a) 상에 2차원적으로 배열될 수 있다.
상기 부유 게이트(118)는 상부 영역(118a)의 양 끝부분들이 상기 소자분리막(105s)과 중첩하도록 형성될 수 있다. 상기 활성영역(105a)의 폭 방향에서의 상기 부유 게이트(118)는 상기 상부 영역(118a)의 폭(W2)이 하부 영역(118b)의 폭(W1)보다 크도록 형성할 수 있다. 이때, 상기 부유 게이트(118)의 상기 하부 영역(118b)은 상기 활성영역(105a)과 자기정렬되도록 형성될 수 있다. 구체적으로, 상기 소자분리막(105s)을 돌출부를 갖도록 형성하는 경우에, 상기 부유 게이트(118)의 상기 상부 영역(118a)은 사진 및 식각 공정에 의해 패터닝되어 형성되고, 상기 부유 게이트(118)의 상기 하부 영역(118b)은 상기 돌출부에 의해 한정되기 때문에 상기 활성영역(105a)과 자기정렬될 수 있다. 따라서, 상기 부유 게이트(118)의 양 끝부분들은 상기 소자분리막(105s)과 중첩할 수 있다.
이와는 달리, 상기 활성영역(105a)의 폭 방향에서의 상기 부유 게이트(118)는 상기 상부 영역(118a)과 상기 하부 영역(118b)의 폭이 갖도록 형성할 수도 있다.
고집적화 관점에서 상기 부유 게이트(118)의 높이(H)는 상기 활성영역(105a)의 길이방향에서의 상기 부유 게이트(118)의 폭(L1)보다 큰 것이 바람직하다. 또한, 커플링 비율의 관점에서, 상기 부유 게이트(118)의 높이(H)는 클수록 바람직하다.
상기 부유 게이트(118)를 갖는 기판에 대해 이온주입 공정을 진행하여 상기 부유 게이트(118)의 양 측벽들에 인접하는 상기 활성영역(105a)에 불순물 이온들(120)을 주입하여 소스/드레인 영역들(120a)을 형성할 수 있다.
한편, 상기 부유 게이트(118)를 형성하기 위해 상기 부유 게이트 도전막(도 3a의 115)을 식각하는 동안에, 상기 부유 게이트(118)의 양 측벽들에 인접하는 상기 제1 유전막(110)은 식각손상에 의해 얇아질 수 있다. 이에 따라, 상기 부유 게 이트(118)의 양 측벽들에 인접하는 상기 제1 유전막(110)을 치유(curing)함과 아울러 상기 부유 게이트(118)의 하부 모서리를 라운딩(rounding) 하기 위하여 게이트 재산화공정(gate re-oxidation; 123)을 진행할 수 있다. 여기서, 상기 제1 유전막(110)의 치유는 상기 부유 게이트(118)의 양 측벽들에 인접하는 상기 제1 유전막(110)의 막질을 개선함과 아울러 식각 손상에 의해 얇아진 두께를 상기 부유 게이트(118) 하부의 상기 제1 유전막(110)의 두께 수준으로 회복시키는 것을 포함할 수 있다. 더 나아가, 상기 게이트 재산화공정(123)을 진행하는 이유는 상기 부유 게이트(118) 하부의 상기 제1 유전막(110)의 계면에 잔존하는 댕글링 본드를 치유(curing)하기 위함이다. 또한, 상기 게이트 재산화공정(123)에 의해 상기 부유 게이트(118)의 하부 모서리가 라운딩(rounding)되기 때문에, 상기 부유 게이트(118)의 하부 모서리 부분에 전계가 집중되는 것을 완화할 수 있다. 상기 게이트 재산화공정(123)은 열산화처리 및 플라즈마 산화처리 중 적어도 하나를 포함할 수 있다. 상기 게이트 재산화공정(123)은 산소 원소를 포함하는 가스 분위기에서 진행할 수 있다.
도 3c에 도시된 바와 같이, 상기 게이트 재산화 공정(123)이 진행된 기판 상에 버퍼 절연막(125)을 형성할 수 있다. 상기 버퍼 절연막(125)은 실리콘 산화막을 포함할 수 있다.
도 2 및 도 3d를 참조하면, 상기 버퍼 절연막(도 3c의 125)을 에치 백(etchback)하여 상기 부유 게이트(118) 주위에 잔존하는 중간 블로킹 절연막(125a)을 형성할 수 있다. 상기 중간 블로킹 절연막(125a)은 상기 부유 게이 트(118)의 상부면보다 낮은 레벨에 위치하도록 형성할 수 있다.
상기 부유 게이트(118)가 복수개가 형성되는 경우에, 상기 중간 블로킹 절연막(125a)은 상기 부유 게이트들(118) 사이를 부분적으로 채우도록 형성할 수 있다.
한편, 상기 중간 블로킹 절연막(125a)을 형성하는 동안에, 상기 활성영역(105a)의 표면으로부터 소정 높이로 돌출된 상기 소자분리막(105s)의 돌출부가 부분식각되어 리세스된 영역(130)을 형성할 수 있다. 좀더 구체적으로, 상기 버퍼 절연막(125)을 에치 백하는 동안에, 상기 활성영역(105a) 상부의 상기 버퍼 절연막(도 3c의 125)이 식각되고, 이와 동시에 상기 소자분리막(105s) 상부의 상기 버퍼 절연막(도 3c의 125)도 식각될 수 있다. 따라서, 상기 소자분리막(105s) 상부의 상기 버퍼 절연막(도 3c의 125)이 식각되어 상기 소자분리막(105s)이 노출되는 시점에 상기 활성영역(105a) 상부의 상기 버퍼 절연막(도 3c의 125)은 상기 소자분리막(105s)의 상부면과 실질적으로 동일한 레벨에 위치하는 상부면을 갖도록 식각된 상태일 수 있다. 이어서, 상기 버퍼 절연막(도 3c의 125)을 계속 식각함에 따라 상기 노출된 상기 소자분리막(105s)은 식각될 수 있다. 그 결과, 상기 소자분리막(105s)에 상기 리세스된 영역(130)이 형성되고, 상기 활성영역(105a)의 상부에 상기 버퍼 절연막(도 3c의 125)이 잔존하여 상기 중간 블로킹 절연막(125a)을 형성할 수 있다.
한편, 상기 버퍼 절연막(도 3c의 125)을 에치백하여 상기 중간 블로킹 절연막(125a)을 형성하는 동안에, 노출되는 상기 부유 게이트(118)의 표면은 세정될 수 있다. 즉, 상기 버퍼 절연막(도 3e의 125)을 에치백하는 공정은 실리콘 산화막을 식각하는 공정을 포함하므로 상기 노출되는 상기 부유 게이트(118)의 표면 상의 자연산화막 및 오염물질은 제거될 수 있다.
도 2 및 도 3e를 참조하면, 상기 중간 블로킹 절연막(125a)을 갖는 기판 상에 제2 유전막(135)을 형성할 수 있다. 상기 제2 유전막(135)으로 ONO 막 뿐만 아니라 식각저항성이 큰 고유전막을 사용할 수 있다. 그 이유는 후속의 공정 중에 상기 제2 유전막(135)을 식각할 필요가 없게 되어 상기 제2 유전막(135)을 식각저항성이 있는 고유전막으로 사용할 수 있다. 따라서, 상기 제2 유전막은 ONO막(Oxide/Nitride/Oxide layer), 알루미늄 산화막(AlO layer), 하프늄 산화막(HfO layer), 하프늄 실리콘 산화막(HfSiO layer), 하프늄 알루미늄 산화막(HfAlO layer), 탄탄륨 산화막(TaO layer), 지르코늄 산화막(ZrO layer), 란타늄 산화막(LaO layer) 및 티타늄 산화막(TiO layer) 중 적어도 하나를 포함하도록 형성할 수 있다.
상기 부유 게이트(118)의 양 측벽들에 인접하는 상기 활성영역(105a) 상에 차례로 적층된 상기 제1 유전막(110), 상기 중간 블로킹 절연막(125a) 및 상기 제2 유전막(135)은 블로킹 절연막(136)을 형성할 수 있다. 여기서, 상기 제1 유전막(110)은 상기 부유 게이트(118)와 상기 활성영역(105a) 사이에 개재된 터널 산화막(110a) 및 상기 부유 게이트(118)의 양 측벽들에 인접하는 상기 활성영역(105) 상에 위치하는 하부 블로킹 절연막(110b)으로 구성될 수 있다. 한편, 상기 제2 유전막(110)은 후속 공정에 의해 형성될 제어 게이트와 상기 부유 게이트(118) 사이에 개재된 게이트간 유전막(135a) 및 상기 부유 게이트(118)의 양 측벽들에 인접하 는 상기 활성영역(105)의 상부에 위치하는 상부 블로킹 절연막(135b)으로 구성될 수 있다. 따라서, 상기 블로킹 절연막(136)은 차례로 적층된 상기 하부 블로킹 절연막(110b), 상기 중간 블로킹 절연막(125a) 및 상기 상부 블로킹 절연막(135b)으로 형성될 수 있다.
상기 제2 유전막(135)을 갖는 기판 상에 제어 게이트 도전막(140)을 형성할 수 있다. 상기 제어 게이트 도전막(140)은 폴리실리콘막, 폴리사이드막(polycide layer), 금속막 및 금속질화막 중 적어도 하나를 포함하도록 형성할 수 있다. 상기 제어 게이트 도전막(140) 상에 상기 제어 게이트 도전막(140)의 소정영역을 노출시키는 마스크 패턴(145)를 형성할 수 있다. 상기 마스크 패턴(145)는 포토리레지스트 패턴 또는 실리콘 질화막으로 형성할 수 있다.
도 2 및 도 3f를 참조하면, 상기 마스크 패턴(145)를 식각마스크로 이용하여 상기 제어 게이트 도전막(도 3e의 140)을 식각하여 제어 게이트(140a)를 형성한다. 상기 마스크 패턴(145)이 포토레지스트 패턴으로 형성되는 경우에, 상기 마스크 패턴(145)을 제거할 수 있다.
하나의 상기 활성영역(105a) 상에 상기 부유 게이트(118)가 복수개가 형성되는 경우에, 상기 제어 게이트(140a)는 상기 부유 게이트(118)의 개수만큼 형성할 수 있다. 더 나아가, 상기 활성영역(105a)이 복수개가 형성되는 경우에, 상기 제어 게이트들(140a)은 복수개의 활성영역들(105a)을 동시에 가로지르도록 형성할 수 있다.
상기 제어 게이트(140a)는 상기 부유 게이트(118)의 상부면을 덮으며 상기 활성영역(105a)에 인접하는 상기 부유 게이트(118)의 양 측벽들 중 한쪽 측벽을 덮도록 형성할 수 있다. 그리고, 상기 제어 게이트(140a)는 상기 소자분리막(105s)에 인접하는 상기 부유 게이트(118)의 측벽들을 덮도록 형성할 수 있다. 더 나아가, 상기 제어 게이트(140a)는 상기 소자분리막(105s)에 인접하는 상기 부유 게이트(118)의 측벽들을 덮으면서 상기 소자분리막(105s)의 상기 리세스된 영역(130)을 채우는 연장부(140e)를 갖도록 형성할 수 있다.
상부 영역(118a)이 하부 영역(118b)보다 큰 폭을 갖는 상기 부유 게이트(118)의 경우에, 상기 제어 게이트(140a)는 상기 소자분리막(105s)에 인접하는 상기 부유 게이트(118)의 상부 영역(118a)의 측벽들을 덮으며 상기 소자분리막(105s)의 상기 돌출부 내로 연장된 연장부(140e)를 갖도록 형성할 수 있다.
한편, 상기 부유 게이트(118) 및 상기 제어 게이트(140a)를 복수개로 형성하더라도, 상기 마스크 패턴(145)을 식각마스크로 이용하여 상기 게이트 도전막(140)을 식각하는 식각 공정의 여유도(process margin)를 확보할 수 있다. 그 이유는 상기 활성영역(105a)에 인접하는 상기 각 부유 게이트들(118)의 양 측벽들 중 선택된 하나의 측벽만을 노출시키도록 상기 제어 게이트 도전막(140)을 식각하기 때문이다. 보다 구체적으로, 상기 제어 게이트 도전막(140)에 대해 주 식각(main etch) 및 과 식각(over etch)을 차례로 진행하여 상기 제어 게이트들(140a)을 형성할 수 있다. 여기서, 상기 과 식각을 진행하는 이유는 상기 각 제어 게이트들(140a)을 전기적으로 완전히 분리하기 위함이다. 즉, 상기 제어 게이트 도전막(140)을 주 식각하여 상기 제어 게이트들(140a)을 형성하더라도 상기 제어 게이트들(140a) 사이에 상기 제어 게이트 도전막(140)이 잔존할 수 있다. 따라서, 상기 제어 게이트들(140a) 사이에 잔존하는 상기 제어 게이트 도전막(140)을 완전히 제거하기 위하여 상기 과 식각을 진행할 수 있다. 여기서, 상기 과 식각을 진행하는 동안에 상기 활성영역(105a)에 인접하는 상기 부유 게이트(118)의 한쪽 측벽을 덮는 상기 제어 게이트(140a)의 부분은 다소 얇아지더라도 여전히 상기 부유 게이트(118)의 한쪽 측벽을 덮을 수 있다. 즉, 상기 활성영역(105a)에 인접하는 상기 부유 게이트(118)의 한쪽 측벽을 덮는 상기 제어 게이트(140a)의 부분의 최초 두께를 충분히 확보할 수 있기 때문이다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 부유 게이트의 상부면을 덮고, 활성영역에 인접하는 부유 게이트의 양 측벽들 중 한쪽 측벽을 덮음과 아울러 소자분리막에 인접하는 부유 게이트의 양 측벽들을 덮는 제어 게이트를 제공한다. 따라서, 상기 제어 게이트와 상기 부유 게이트의 마주보는 면적이 증가하므로 커플링 비율을 증가시킬 수 있다. 그리고, 상기 제어 게이트가 활성영역에 인접하는 부유 게이트의 양 측벽들 중 한쪽 측벽을 덮음과 아울러 소자분리막에 인접하는 부유 게이트의 양 측벽들을 덮으므로 인하여 부유 게이트간 커플링 커패시턴스(inter-floating gate coupling capacitance)를 현저히 감소시킬 수 있다.
더 나아가, 상기 부유 게이트의 높이를 증가시킬 수 있으므로 플래쉬 메모리 소자의 고집적화를 구현할 수 있다. 그 이유는 상기 부유 게이트의 높이가 증가하더라도, 상술한 바와 같이 부유 게이트간 커플링 커패시턴스(inter-floating gate coupling capacitance)가 현저히 감소함과 아울러 커플링 비율이 증가하기 때문이다.
더 나아가, 상기 제어 게이트의 상기 부유 게이트의 한쪽 측벽을 덮는 부분 및 상기 소스/드레인 영역들 사이에 개재된 블로킹 절연막이 제공된다. 따라서, 상기 제어 게이트가 상기 활성영역에 인접하는 상기 부유 게이트의 한쪽 측벽을 덮더라도, 상기 제어 게이트에 인가되는 전압에 의해 상기 활성영역의 전위(electirc potential)가 변화하는 것을 방지할 수 있다.
더 나아가, 게이트간 유전막으로 ONO 막 뿐만 아니라 ONO 막보다 큰 식각저항성을 갖는 고유전막을 사용할 수 있다. 그 이유는 플래쉬 메모리 소자의 제조 공정 중에 게이트간 유전막을 식각할 필요가 없기 때문이다.
결론적으로, 커플링 비율이 증가됨과 아울러 부유 게이트간 커플링 커패시턴스(inter-floating gate coupling capacitance)가 현저히 감소되고, 전기적으로 안정되고 고집적화된 플래쉬 메모리 소자를 제공할 수 있다.

Claims (23)

  1. 반도체기판에 제공되어 활성영역을 한정하는 소자분리막;
    상기 활성영역 상에 제공되어 상기 활성영역으로부터 제1 거리 이격된 부유 게이트; 및
    상기 부유 게이트의 상부면을 덮음과 아울러 상기 활성영역과 인접하는 상기 부유 게이트의 양 측벽들 중 한쪽 측벽을 덮는 제어 게이트를 포함하되, 상기 제어 게이트의 상기 부유 게이트의 한쪽 측벽을 덮는 부분은 상기 활성영역으로부터 상기 제1 거리보다 큰 제2 거리 이격된 플래쉬 메모리 소자.
  2. 제 1 항에 있어서,
    상기 부유 게이트의 상부 영역의 양 끝부분들은 상기 소자분리막과 중첩하는 것을 특징으로 하는 플래쉬 메모리 소자.
  3. 제 2 항에 있어서,
    상기 부유 게이트의 하부 영역은 상기 활성영역과 자기정렬된 것을 특징으로 하는 플래쉬 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제어 게이트는 상기 소자분리막으로 연장되어 상기 소자분리막에 인접 하는 상기 부유 게이트의 측벽들을 덮는 것을 특징으로 하는 플래쉬 메모리 소자.
  5. 제 4 항에 있어서,
    상기 소자분리막은 상기 활성영역의 표면보다 높은 레벨의 돌출부를 갖는 플래쉬 메모리 소자.
  6. 제 5 항에 있어서,
    상기 제어 게이트는 상기 소자분리막의 상기 돌출부 내로 연장된 연장부를 갖는 플래쉬 메모리 소자.
  7. 제 1 항에 있어서,
    상기 부유 게이트와 상기 활성영역 사이에 개재된 터널 산화막; 및
    상기 부유 게이트와 상기 제어 게이트 사이에 개재된 게이트간 유전막을 더 포함하는 플래쉬 메모리 소자.
  8. 제 7 항에 있어서,
    상기 게이트간 유전막은 ONO막(Oxide/Nitride/Oxide layer), 알루미늄 산화막(AlO layer), 하프늄 산화막(HfO layer), 하프늄 실리콘 산화막(HfSiO layer), 하프늄 알루미늄 산화막(HfAlO layer), 탄탄륨 산화막(TaO layer), 지르코늄 산화막(ZrO layer), 란타늄 산화막(LaO layer) 및 티타늄 산화막(TiO layer) 중 적어도 하나를 포함하는 플래쉬 메모리 소자.
  9. 제 7 항에 있어서,
    상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역 상에 차례로 적층된 하부 블로킹 절연막 및 상부 블로킹 절연막을 더 포함하되, 상기 상부 블로킹 절연막은 상기 제어 게이트보다 낮은 레벨에 위치하는 플래쉬 메모리 소자.
  10. 제 9 항에 있어서,
    상기 하부 블로킹 절연막은 상기 터널 산화막과 연결됨과 아울러 상기 터널 산화막과 동일한 물질막으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자.
  11. 제 9 항에 있어서,
    상기 상부 블로킹 절연막은 상기 게이트간 유전막과 연결됨과 아울러 상기 게이트간 유전막과 동일한 물질막으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자.
  12. 제 11 항에 있어서,
    상기 하부 블로킹 절연막과 상기 상부 블로킹 절연막 사이에 개재된 중간 블로킹 절연막을 더 포함하는 플래쉬 메모리 소자.
  13. 제 1 항에 있어서,
    상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역에 제공된 소스/드레인 영역들을 더 포함하되, 상기 소스/드레인 영역들 중 하나의 영역은 상기 부유 게이트의 한쪽 측벽을 덮는 상기 제어 게이트와 중첩하는 플래쉬 메모리 소자.
  14. 반도체기판에 활성영역을 한정하는 소자분리막을 형성하고,
    상기 소자분리막을 갖는 기판 상에 제1 유전막을 형성하고,
    상기 제1 유전막을 갖는 기판 상에 상기 활성영역을 부분적으로 덮는 부유 게이트를 형성하고,
    상기 부유 게이트를 갖는 기판의 전면 상에 제2 유전막을 형성하고,
    상기 제2 유전막을 갖는 기판 상에 상기 부유 게이트의 상부면을 덮으며 상기 활성영역에 인접하는 상기 부유 게이트의 양 측벽들 중 한쪽 측벽을 덮는 제어 게이트를 형성하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 부유 게이트의 상부 영역의 양 끝부분들은 상기 소자분리막과 중첩하도록 형성하는 것을 플래쉬 메모리 소자의 제조방법.
  16. 제 15 항에 있어서,
    상기 부유 게이트의 하부 영역은 상기 활성영역과 자기정렬되도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 부유 게이트를 형성한 후에,
    상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역에 소스/드레인 영역들을 형성하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  18. 제 14 항에 있어서,
    상기 부유 게이트를 형성한 후에,
    상기 부유 게이트의 양 측벽들에 인접하는 상기 제1 유전막을 치유(curing)함과 아울러 상기 부유 게이트의 하부 모서리를 라운딩(rounding) 하는 게이트 재산화 공정을 진행하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 부유 게이트를 형성한 후에,
    상기 부유 게이트의 양 측벽들에 인접하는 상기 활성영역의 상부를 덮는 중간 블로킹 절연막을 형성하는 것을 더 포함하는 플래쉬 메모리 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 중간 블로킹 절연막을 형성하는 것은
    상기 부유 게이트를 갖는 기판 상에 절연막을 형성하고,
    상기 절연막을 에치 백(etch back)하는 것을 포함하는 플래쉬 메모리 소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 소자분리막은 상기 활성영역의 표면보다 높은 레벨의 돌출부를 갖도록 형성하되, 상기 절연막을 에치 백하는 동안에 상기 소자분리막의 돌출부가 부분식각되어 리세스된 영역이 형성되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 제어 게이트는 상기 소자분리막에 인접하는 상기 부유 게이트의 상부영역의 측벽들을 덮음과 아울러 상기 리세스된 영역을 채우는 연장부를 갖도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  23. 제 14 항에 있어서,
    상기 제어 게이트는 상기 소자분리막에 인접하는 상기 부유 게이트의 측벽들을 덮도록 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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