KR100568856B1

KR100568856B1 - 비휘발성 반도체 메모리소자 제조방법

Info

Publication number: KR100568856B1
Application number: KR1019990040048A
Authority: KR
Inventors: 최승호
Original assignee: 삼성전자주식회사
Priority date: 1999-09-17
Filing date: 1999-09-17
Publication date: 2006-04-10
Also published as: KR20010028012A

Abstract

본 발명은 비휘발성 반도체 메모리소자를 개시한다. 이에 의하면, 콘트롤 게이트와 O/N/O막 및 플로우팅 게이트가 적층된 구조의 셀 어레이 게이트 패턴을 형성하는 공정인 자기정합공정을 진행할 때 플로우팅 게이트용 다결정실리콘층의 분리를 위해 제거된 부분의 필드산화막 상에 콘트롤 게이트용 다결정실리콘층의 스페이서를 이격하여 형성하고, 이를 마스크로 이용하여 노출된 O/N/O막을 전부 식각하면서 필드산화막을 일부 깊이만큼 식각한 식각홈을 형성한 후 그 식각홈에 절연막으로 채운다.

또한, 본 발명은 플로우팅 게이트용 다결정실리콘층의 분리를 위해 제거된 부분의 필드산화막 상에 일체로 연결된, 콘트롤 게이트용 다결정실리콘층의 스페이서를 형성하고, 이를 마스크로 이용하여 노출된 O/N/O막을 전부 식각하여 필드산화막을 식각한 식각홈의 형성을 근본적으로 방지한다.

따라서, 본 발명은 필드산화막의 두께 감소를 방지하여 소오스/드레인을 위한 이온주입 때에 불순물이 필드산화막을 거쳐 실리콘기판으로 주입되는 것을 방지하여 필드산화막의 아이솔레이션 특성 저하를 방지하고 나아가 플래쉬 메모리의 특성 저하를 개선하고 사이즈의 축소(scaling down)를 가능하게 한다.

Description

비휘발성 반도체 메모리소자 제조방법{method for manufacturing nonvolatile semiconductor memory devices}

도 1은 종래 기술에 의한 비휘발성 반도체 메모리소자의 셀을 나타낸 레이아웃도.

도 2는 도 1의 A-A선을 따라 절단한 단면도.

도 3은 도 1의 B-B선을 따라 절단한 단면도.

도 4 내지 도 10은 본 발명의 실시예에 의한 비휘발성 반도체 메모리소자 제조방법을 나타낸 공정도.

도 11 내지 도 13은 본 발명의 다른 실시예에 의한 비휘발성 반도체 메모리소자 제조방법을 나타낸 공정도.

본 발명은 비휘발성 반도체 메모리소자 제조방법에 관한 것으로, 더욱 상세하게는 필드산화막의 식각에 따른 두께 감소를 방지하여 아이솔레이션 특성 저하를 방지하도록 한 비휘발성 반도체 메모리소자 제조방법에 관한 것이다.

최근, 플래쉬메모리와 같은 비휘발성 반도체 메모리소자는 전기적으로 데이터의 소거와 저장이 가능하고 전원이 공급되지 않아도 메모리셀에 저장된 데이터의 보존이 가능하기 때문에 다양한 분야에서 그 응용이 증가하는 추세에 있다. 플래쉬 메모리는 데이터의 프로그램과 소거가 가능한 이유는 F-N(Fowler-Nordheim) 턴넬링 또는 채널 핫 전자 주입(channel hot electron injection)에 의하여 플로우팅 게이트가 충전 또는 방전상태로 되고 플로우팅 게이트가 절연막에 의해 둘러싸여지므로 플로우팅 게이트의 상태가 전원이 오프되어도 계속 유지되기 때문이다.

그러나, F-N턴넬링 또는 채널 핫전자주입을 이용하기 위해서는 고전압이 필요한데 이는 메모리셀간의 아이솔레이션을 위해 필드산화막 형성 때에 두꺼운 필드산화막이 필요로 하고 또한 필드산화막 아래의 실리콘기판에 채널스톱용 불순물 이온을 주입하여야 한다.

한편, "METHOD FOR FABRICATION A NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING STORAGE CELL ARRAY AND PERIPHERAL CIRCUIT AND A STRUCTURE THEREFOR" 라는 명칭으로 개시된 미국특허 제 5,656,527에 의하면, 도 1에 도시된 바와 같이, 실선으로 한정된 워드라인(W/L)이 횡방향으로 연장하여 배선되고, 점선으로 한정된 필드산화막이 워드라인(W/L)에 직교하는 비트라인(도시 안됨)의 방향으로 연장하며 셀들 사이의 실리콘기판에 형성되고, 일점쇄선으로 한정된 플로우팅 게이트가 필드산화막의 상부에서 서로 분리된다.

또한, 도 1의 A-A선을 따라 절단한 도 2의 단면도에 도시된 바와 같이, 실리 콘기판(10)의 필드영역에 비트라인의 방향으로 연장하며 필드산화막(11)이 형성되고, 실리콘기판(10)의 액티브영역 상에 턴넬링산화막(13)이 형성되고, 플로우팅 게이트(20)가 비트라인에 직교하는 워드라인의 방향으로 필드산화막(11)을 일부 오버랩하며 턴넬링산화막(11) 상에 배치하되 필드산화막(11)의 상부면에서 서로 분리되고, O/N/O막(30)이 플로우팅 게이트(20)를 덮고, 콘트롤 게이트(40)의 다결정실리콘층(41)과 그 위의 텅스텐실리사이드층(43)이 워드라인의 방향으로 연장한다.

그러나, 종래에는 필드산화막(11) 상부면에서 폴로우팅 게이트(20)를 위한 다결정실리콘층이 제거된 부분은 콘트롤 게이트(40)와 O/N/O막(30) 및 플로우팅 게이트(20)의 적층구조로 이루어진 워드라인의 형성공정인 자기정합공정을 진행하면, O /N/O막(30)이 과식각되므로 워드라인 이외의 필드산화막(11)의 상부면 일부분(12)이 노출되어 도 1의 B-B선을 따라 절단한 도 3의 단면도에 도시된 바와 같이, 과식각 손상을 받는다.

이때, O/N/O막(30)의 식각량은 O/N/O막(30)의 펜스(31)를 완전히 제거해야만 이웃한 플로우팅 게이트(20) 또는 콘트롤 게이트(40)가 다결정실리콘층의 스트링거(stringer)에 의해 전기적으로 연결되는 브리지(bridge) 현상을 방지할 수 있기 때문에 플로우팅 게이트(20)의 다결정실리콘층 두께보다 많다. O/N/O막(30)의 펜스(31)를 완전히 제거하기 위해 필드산화막(11)이 과식각 손상된, 두께가 얇아진 부위(12)에 후속공정인 N-,N+ 이온주입공정 때에 불순물이 이온주입되는데 이는 필 드산화막(11)의 아이솔레이션 특성을 악화시키고 나아가 플래쉬 메모리의 특성을 저하시키고 축소(scaling down)에 문제를 유발시킬 가능성을 높인다.

따라서, 본 발명의 목적은 플로우팅 게이트의 아이솔레이션을 위해 제거된 부분의 필드산화막이 플로우팅 게이트와 콘트롤 게이트 사이의 O/N/O막을 식각할 때에 과식각되는 것을 방지하여 필드산화막의 아이솔레이션 특성 악화를 방지하도록 한 비휘발성 반도체 메모리소자 제조방법을 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 비휘발성 반도체 메모리소자 제조방법은

실리콘기판의 액티브영역을 아이솔레이션하기 위해 실리콘기판의 필드영역에 필드산화막을 형성하고 나서 상기 액티브영역에 턴넬링산화막을 성장시키는 단계;

상기 턴넬링산화막에 플로우팅 게이트의 패턴을 형성하면서 워드라인을 공유하는 플로우팅 게이트의 패턴들을 상기 필드산화막 상에서 서로 분리시키는 단계;

상기 플로우팅 게이트들의 표면 상에 절연막을 형성하는 단계;

상기 플로우팅 게이트의 패턴 상의 절연막 상에 콘트롤 게이트의 패턴을 형성함과 아울러 상기 플로우팅 게이트의 측벽에 해당하는 상기 절연막의 표면에 콘트롤 게이트 스페이서를 형성하는 단계; 그리고

상기 스페이서를 마스크로 이용하여 상기 절연막의 노출된 부분을 완전히 식각한 후 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다.

바람직하게는 상기 플로우팅 게이트의 이웃한 측벽에 해당하는 상기 절연막의 표면에 상기 스페이서를 각각 이격하여 형성하고 이를 마스크로 이용하여 상기 절연막의 노출된 부분을 완전히 식각하여 상기 스페이서들 사이의 필드산화막에 식각홈을 형성한 후 상기 스페이서를 제거하고 상기 식각홈에 산화막을 채워 필드산화막의 식각손상을 해소할 수 있다.

또한, 상기 플로우팅 게이트의 이웃한 측벽에 해당하는 상기 절연막의 표면에 상기 스페이서를 일체로 연결하여 형성할 수 있다.

이하, 본 발명에 의한 비휘발성 반도체 메모리소자 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.

도 4 내지 도 10은 본 발명에 의한 비휘발성 반도체 메모리소자 제조방법을 나타낸 단면공정도이다.

도 4를 참조하면, 먼저, LOCOS공정을 이용하여 P형 실리콘기판(10)의 필드영역에 전방방향으로 연장된 필드산화막(11)을 선택적으로 형성하고 나서 액티브영역에 턴넬링산화막(13)을 성장시킨다.

도 5를 참조하면, 이어서, 필드산화막(11)과 턴넬링산화막(13) 상에 플로우팅 게이트(20)를 위한 다결정실리콘층을 적층하고 나서 워드라인을 공유하는 셀들 간의 플로우팅 게이트(20)를 아이솔레이션시키기 위해 통상적인 사진식각공정을 이용하여 필드산화막(11)의 상부면 중앙부 상의 다결정실리콘층을 필드산화막(11)의 연장방향을 따라 식각하여 제거한다.

도 6을 참조하면, 이후, 플로우팅 게이트(20)를 포함한 실리콘기판(10)의 전면에 유전층으로서 O/N/O막(30)을 적층하고 그 위에 콘트롤 게이트(40)를 위한 하층의 다결정실리콘층(41)과 상층의 텅스텐실리사이드층(43)을 적층한다.

도 7을 참조하면, 그런 다음, 사진식각공정을 이용하여 콘트롤 게이트(40)의 패턴을 형성한다. 이때, 이웃한 플로우팅 게이트(20)의 대향하는 측벽에 서로 이격된 다결정실리콘층(41)의 스페이서(45)를 형성하도록 한다.

도 8에 도시된 바와 같이, 이어서, 남은 스페이서(45)를 마스크로 이용하여 O/N/O막(30)을 식각하여 플로우팅 게이트(20)와 필드산화막(11)의 상부면 일부를 노출시키고 계속하여 플로우팅 게이트(20)의 측벽과 스페이서(45) 사이에 남은 O/N/O막(30)을 그 아래의 필드산화막(11)이 노출될 때까지 식각한다. 이때, 플로우팅 게이트(20)의 측벽과 스페이서(45) 사이의 O/N/O막(30)이 완전히 식각되는 동안 대향하는 스페이서(45) 사이의 노출된 필드산화막(11)도 일정 깊이만큼 식각되어 식각홈(112)을 형성한다.

도 9에 도시된 바와 같이, 이후, 남은 플로우팅 게이트(20)를 완전히 식각하여 그 아래의 필드산화막(11)과 턴넬링산화막(13)을 노출하고, 이와 아울러 스페이서(45)도 함께 식각하여 그 아래의 O/N/O막(30)을 노출시킨다.

도 10에 도시된 바와 같이, 그런 다음, 식각홈(112)을 채울 정도의 두꺼운 두께로 절연막, 예를 들어 산화막(50)을 화학기상증착법에 의해 적층하고 이를 에치백하여 산화막(50)을 식각홈(112)에만 채우고 그 외측의 산화막(50)을 모두 제거한다. 따라서, 본 발명은 종래와 달리 필드산화막(11)의 식각홈(112)에 산화막(50) 을 채워 필드산화막(11)의 식각 손상을 복구하므로 후속의 LDD구조의 소오스/드레인을 위한 N-, N+이온주입공정을 실시할 때 필드산화막(11)을 거쳐 그 아래의 실리콘기판(10)에 불순물이 이온주입되는 것을 방지하고 나아가 필드산화막의 아이솔레이션 특성을 개선한다.

이하, 본 발명의 다른 실시예에 의한 비휘발성 반도체 메모리소자 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다.

도 11 내지 도 는 본 발명의 다른 실시예에 의한 비휘발성 반도체 메모리소자 제조방법을 나타낸 단면공정도이다.

도 11을 참조하면, 먼저, 도 4 내지 도 6의 과정을 동일하게 실시하고 나서 사진식각공정을 이용하여 도 2에 도시된 바와 같은 콘트롤 게이트(40)의 패턴을 형성한다. 이때, 이웃한 플로우팅 게이트(20)의 대향하는 측벽에 서로 일체로 연결된 다결정실리콘층(41)의 스페이서(47)를 형성하도록 한다.

도 12를 참조하면, 이어서, 남은 스페이서(47)를 마스크로 이용하여 O/N/O막(30)을 식각하여 플로우팅 게이트(20)를 노출시키고 계속하여 플로우팅 게이트(20)의 측벽과 스페이서(47) 사이에 남은 O/N/O막(30)을 그 아래의 필드산화막(11)이 노출될 때까지 식각한다. 이때, 플로우팅 게이트(20)의 측벽과 스페이서(45) 사이의 O/N/O막(30)이 완전히 식각되는 동안 스페이서(47)가 필드산화막(11)의 상부면을 마스킹하는데 이는 필드산화막(11)의 상부면의 식각 손상을 방지하여 필드산화막에 식각홈이 형성되는 것을 방지한다. 따라서, 필드산화막(11)은 식각손상으로 인한 두께 감소 영향을 전혀 받지 않는다.

도 13을 참조하면, 그런 다음, 남은 플로우팅 게이트(20)를 완전히 식각하여 그 아래의 필드산화막(11)과 턴넬링산화막(13)을 노출하고, 이와 아울러 스페이서(47)도 함께 식각하여 그 아래의 O/N/O막(30)을 노출시킨다.

따라서, 본 발명은 종래와 달리 필드산화막(11)의 식각홈(112)이 형성되는 것을 근본적으로 방지하여 후속의 LDD구조의 소오스/드레인을 위한 N-, N+이온주입공정을 실시할 때 필드산화막(11)을 거쳐 그 아래의 실리콘기판(10)에 불순물이 이온주입되는 것을 방지하고 나아가 필드산화막의 아이솔레이션 특성을 개선한다.

이상에서 살펴본 바와 같이, 본 발명은 콘트롤 게이트와 O/N/O막 및 플로우팅 게이트가 적층된 구조의 셀 어레이 게이트 패턴을 형성하는 공정인 자기정합공정을 진행할 때 플로우팅 게이트용 다결정실리콘층의 분리를 위해 제거된 부분의 필드산화막 상에 콘트롤 게이트용 다결정실리콘층의 스페이서를 이격하여 형성하고, 이를 마스크로 이용하여 노출된 O/N/O막을 전부 식각하면서 필드산화막을 일부 깊이만큼 식각한 식각홈을 형성한 후 그 식각홈에 절연막으로 채운다.

따라서, 본 발명은 필드산화막의 두께 감소를 방지하여 소오스/드레인을 위 한 이온주입 때에 불순물이 필드산화막을 거쳐 실리콘기판으로 주입되는 것을 방지하여 필드산화막의 아이솔레이션 특성 저하를 방지하고 나아가 플래쉬 메모리의 특성 저하를 개선하고 사이즈의 축소(scaling down)를 가능하게 한다.

한편, 본 발명은 도면에 도시된 바람직한 예를 기준으로 기술하고 있으나 이에 한정되지 않으며 발명의 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 분야에서 통상의 지식을 갖는 자에 의해 다양한 변형과 개량이 가능함은 당연하다.

Claims

실리콘기판의 액티브영역을 아이솔레이션하기 위해 실리콘기판의 필드영역에 필드산화막을 형성하고 나서 상기 액티브영역에 턴넬링산화막을 성장시키는 단계;

상기 턴넬링산화막에 플로우팅 게이트의 패턴을 형성하면서 워드라인을 공유하는 플로우팅 게이트의 패턴들을 상기 필드산화막 상에서 서로 분리시키는 단계;

상기 플로우팅 게이트들의 표면 상에 절연막을 형성하는 단계;

상기 플로우팅 게이트의 패턴 상의 절연막 상에 콘트롤 게이트의 패턴을 형성함과 아울러 상기 플로우팅 게이트의 측벽에 해당하는 상기 절연막의 표면에 콘트롤 게이트 스페이서를 형성하는 단계; 그리고

상기 스페이서를 마스크로 이용하여 상기 절연막의 노출된 부분을 완전히 식각한 후 상기 스페이서를 제거하는 단계를 포함하는 비휘발성 반도체 메모리소자 제조방법.
제 1 항에 있어서, 상기 플로우팅 게이트의 이웃한 측벽에 해당하는 상기 절연막의 표면에 상기 스페이서를 이격하여 형성하고 이를 마스크로 이용하여 상기 절연막의 노출된 부분을 완전히 식각하여 상기 스페이서들 사이의 필드산화막에 식각홈을 형성한 후 상기 스페이서를 제거하고 상기 식각홈에 산화막을 채우는 것을 특징으로 하는 비휘발성 반도체 메모리소자 제조방법.
제 2 항에 있어서, 상기 플로우팅 게이트의 이웃한 측벽에 해당하는 상기 절연막의 표면에 상기 스페이서를 일체로 연결하여 형성하는 것을 특징으로 하는 비휘발성 반도체 메모리소자 제조방법.