KR100795907B1 - 이이피롬 소자 및 그 형성 방법 - Google Patents

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Abstract

이이피롬 소자 및 그 형성 방법을 제공한다. 본 발명에 따른 이이피롬 소자에 포함된 활성영역은 제1 영역, 제1 영역의 상면에 비하여 낮은 상면을 갖는 제2 영역 및 제1 및 제2 영역들의 경계에 배치된 측벽을 갖는다. 프로그램 및/또는 소거를 위한 전하들의 터널링 영역은 측벽내에 한정된다. 이로써, 고집적화되고 우수한 특성의 이이피롬 소자를 구현할 수 있다.

Description

이이피롬 소자 및 그 형성 방법{EEPROM DEVICE AND METHODS OF FORMING THE SAME}
도 1은 종래의 이이피롬 소자를 나타내는 단면도이다.
도 2는 본 발명의 실시예에 따른 이이피롬 소자를 나타내는 평면도이다.
도 3a, 도 3b 및 도 3c는 는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 4 내지 도 11은 본 발명의 실시예에 따른 이이피롬 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 12는 본 발명의 실시예에 따른 이이피롬 소자의 형성 방법 중에서 플로팅 게이트 패턴을 보여주는 평면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 이이피롬 소자 및 그 형성 방법에 관한 것이다.
반도체 소자 중에 이이피롬 소자(EEPROM device; Electrical Erasable Programable ROM device)는 전원 공급이 중단될지라도 저장된 데이타를 유지하는 비휘발성 특성을 갖는다. 또한, 이이피롬 소자는 전기적으로 기입 및 소거가 가능하다. 이이피롬 소자의 일 예로서, 단위 셀이 2개의 트랜지스터로 구성된 이이피롬 소자(이하, 2T 이이피롬 소자라 함)가 공지된 바 있다. 2T 이이피롬 소자의 단위 셀은 데이타를 저장하는 기억 트랜지스터와 선택 트랜지스터를 포함한다. 2T 이이피롬 소자의 단위 셀을 도면을 참조하여 설명한다.
도 1은 종래의 이이피롬 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(1)에 정의된 활성영역 상에 플로팅 게이트(5), ONO막(6, Oxide-Nitride-Oxide layer) 및 제어 게이트 전극(7)이 차례로 적층된다. 상기 제어 게이트 전극(7) 일측의 상기 활성영역 상에 선택 게이트 전극(10)이 배치된다. 상기 선택 게이트 전극(10)과 제어 게이트 전극(7)은 서로 옆으로 이격되어 있다.
게이트 산화막(2)이 상기 플로팅 게이트(5)와 상기 활성영역 사이, 및 상기 선택 게이트 전극(10)과 상기 활성영역 사이에 개재된다. 상기 플로팅 게이트(5) 아래에는 터널 창(3, tunnel window)이 배치된다. 상기 터널 창(3)내의 상기 플로팅 게이트(5)와 상기 활성영역 사이에는 터널 산화막(2a)이 개재된다. 상기 터널 산화막(2a)은 상기 게이트 산화막(2)에 비하여 얇은 두께를 갖는다. 전자들이 상기 터널 산화막(2a)을 터널링(tunneling)하여 상기 플로팅 게이트(5)내에 저장 및/또는 상기 플로팅 게이트(5)로 부터 방출된다.
상기 제어 게이트 전극(7) 일측의 상기 활성영역에 소오스 영역(20, source region)이 형성되고, 선택 게이트 전극(10) 일측의 상기 활성영역에 드레인 영역(22, drain region)이 형성된다. 상기 제어 게이트 전극(5)과 상기 선택 게이트 전극(10) 사이의 상기 활성영역에 도핑 영역(21)이 형성된다. 상기 도핑 영역(21)은 상기 터널 창(3) 아래로 옆으로 연장된다.
상술한 형태의 이이피롬 셀에 있어서, 상기 터널 창(3)은 상기 활성영역 상에 형성된 상기 게이트 산화막(2)을 포토리소그라피 공정을 포함한 패터닝 공정으로 형성된다. 반도체 소자의 고집적화 경향이 심화됨에 따라, 상기 이이피롬 셀의 면적도 점점 감소되고 있다. 하지만, 상기 터널 창(3)이 포토리소그라피 공정을 포함한 패터닝 공정으로 형성됨으로써, 상기 이이피롬 셀의 면적을 축소하는 것이 한계에 다다르고 있다. 즉, 상기 터널 창(3)을 포토리소그라피 공정이 정의할 수 있는 최소 선폭으로 형성하는 경우, 상기 터널 창(3)과 상기 활성영역의 정렬마진등에 의하여 상기 활성영역은 상기 최소 선폭에 비하여 크게 형성된다. 또한, 상기 제어 게이트 전극의 선폭도 역시 상기 최소 선폭에 비하여 크게 형성된다.
또한, 상기 이이피롬 셀의 크기가 축소됨에 따라, 상기 플로팅 게이트(5) 아래에 위치한 활성영역의 면적 대비 상기 터널 창(3)의 면적이 증가되고 있다. 이로 인하여, 상기 이이피롬 셀의 프로그램 효율 및/또는 소거 효율이 저하되고 있다. 그 결과, 상기 이이피롬 셀의 프로그램 문턱전압과 소거 문턱전압간의 차이가 감소되어 센싱 마진(sensing margin)이 감소될 수 있다. 또한, 이이피롬 소자의 소비전력이 증가될 수 있다.
본 발명은 상술한 제반적인 문제점을 해결하기 위하여 고안된 것으로, 본 발 명이 이루고자 하는 기술적 과제는 고집적화에 최적화된 이이피롬 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 전하들이 터널링하는 영역의 평면적을 감소시켜 고집적화에 최적화된 이이피롬 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 이이피롬 셀의 특성을 향상됨과 더불어 고집적화에 최적화된 이이피롬 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 이이피롬 소자를 제공한다. 상기 이이피롬 소자는 반도체 기판에 정의되되, 제1 영역, 상기 제1 영역의 상면에 비하여 낮은 상면을 갖는 제2 영역, 및 상기 제1 및 제2 영역들의 경계에 배치되어 상기 제1 및 제2 영역들의 상면들을 연결하는 측벽을 갖는 활성영역; 상기 측벽 및 상기 측벽 양측에 인접한 상기 제1 및 제2 영역들의 상면들을 덮는 플로팅 게이트; 상기 플로팅 게이트와 활성영역 사이에 개재된 플로팅 게이트 절연막; 및 상기 플로팅 게이트 상에 차례로 적층된 블로킹 절연 패턴 및 제어 게이트 전극을 포함한다. 이때, 상기 플로팅 게이트 절연막은 상기 측벽 및 플로팅 게이트 사이에 개재된 제1 부분, 상기 제1 영역의 상면 및 플로팅 게이트 사이에 개재된 제2 부분, 및 상기 제2 영역의 상면 및 플로팅 게이트 사이에 개재된 제3 부분을 포함하고, 상기 제2 및 제3 부분들은 상기 제1 부분에 비하여 두껍다.
구체적으로, 상기 플로팅 게이트 절연막의 제1 부분은 프로그램 및/또는 소거를 위하여 전하들이 터널링하는 영역에 해당할 수 있다. 상기 이이피롬 소자는 상기 측벽으로부터 상기 활성영역 내부로 확산된 터널 도핑 영역; 상기 제어 게이트 전극 일측에 인접한 상기 제1 영역에 형성되되, 상기 터널 도핑 영역과 접속된 제1 도펀트 도핑 영역; 및 상기 제어 게이트 전극 타측에 인접한 상기 제2 영역에 형성된 제2 도펀트 도핑 영역을 더 포함할 수 있다. 이 경우에, 상기 터널 도핑 영역내 다수 캐리어(major carrier)와 동일한 타입의 전하들이 상기 플로팅 게이트 절연막의 제1 부분을 FN 터널링 방식(Fowler-Nordheim tunneling method)으로 터너링할 수 있다.
상기 이이피롬 소자는 상기 제1 영역에 형성되되, 상기 제1 도펀트 도핑 영역과 이격된 제3 도펀트 도핑 영역; 상기 제1 도펀트 도핑 영역과 상기 제3 도펀트 도핑 영역 사이의 상기 제1 영역 상에 배치된 선택 게이트 전극; 및 상기 선택 게이트 전극과 상기 제1 영역의 상면 사이에 개재된 선택 게이트 절연막을 더 포함할 수 있다. 상기 선택 게이트 절연막은 상기 플로팅 게이트 절연막의 제2 부분과 동일한 두께를 가질 수 있다. 상기 선택 게이트 전극은 차례로 적층된 하부 게이트 및 상부 게이트를 포함할 수 있다. 이때, 상기 하부 게이트는 상기 플로팅 게이트와 동일한 물질로 형성되고, 상기 상부 게이트는 상기 제어 게이트 전극과 동일한 물질로 형성될 수 있다. 상기 하부 게이트 및 상부 게이트는 서로 전기적으로 접속될 수 있다. 상기 측벽은 상기 제1 영역의 상면에 대하여 수직하거나, 경사진 형태일 수 있다.
상기 플로팅 게이트 절연막의 제2 및 제3 부분들은 서로 실질적으로 동일한 두께를 가질 수 있다.
상술한 기술적 과제를 해결하기 위한 이이피롬 소자의 형성 방법을 제공한다. 이 방법은 반도체 기판에, 제1 영역, 상기 제1 영역의 상면에 비하여 낮은 상면을 갖는 제2 영역, 및 상기 제1 및 제2 영역들의 경계에 배치되어 상기 제1 및 제2 영역들의 상면들을 연결하는 측벽을 갖는 활성영역을 정의하는 단계; 상기 활성영역 상에 게이트 절연막을 형성하되, 상기 게이트 절연막은 상기 측벽을 덮는 제1 부분, 상기 제1 영역의 상면을 덮는 제2 부분, 및 상기 제2 영역의 상면을 덮는 제3 부분을 포함하도록 형성하는 단계; 및 상기 게이트 절연막 상에 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 형성하는 단계를 포함한다. 상기 플로팅 게이트는 상기 측벽 및 상기 측벽 양측에 인접한 상기 제1 및 제2 영역들의 상면들을 덮도록 형성하고, 상기 제2 및 제3 부분들은 상기 제1 부분에 비하여 두껍다.
일 실시예에 다르면, 상기 게이트 절연막을 형성하는 단계는 상기 활성영역의 표면 상에 제1 절연막을 형성하는 단계; 상기 측벽에 형성된 제1 절연막을 덮는 산화방지 스페이서를 형성하는 단계; 상기 스페이서를 마스크로 사용하여 상기 제1 및 제2 영역들의 제1 절연막을 제거하여 상기 제1 및 제2 영역들의 상면들을 노출시키는 단계; 열산화 공정을 수행하여 상기 제1 및 제2 영역들의 상면들 상에 상기 제1 절연막에 비하여 두꺼운 제2 절연막을 형성하는 단계; 및 상기 산화방지 스페이서를 제거하는 단계를 포함할 수 있다.
상기 제1 및 제2 영역들 상의 제1 절연막은 습식 식각으로 제거하는 것이 바람직하다. 상기 산화방지 스페이서는 습식 식각으로 제거하는 것이 바람직하다.
일 실시예에 따르면, 상기 활성영역을 정의하는 단계는, 기판의 소정영역에 소자분리막을 형성하여 예비 활성영역을 정의하는 단계; 상기 예비 활성영역의 일부를 덮는 마스크 패턴을 형성하되, 상기 예비 활성영역의 다른 부분을 노출시키는 단계; 상기 마스크 패턴을 식각마스크로 사용하여 상기 예비 활성영역의 노출된 부분을 이방성 식각하는 단계; 및 상기 마스크 패턴을 제거하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 방법은 상기 게이트 절연막을 형성하기 전에, 상기 측벽으로부터 상기 활성영역 내부로 확산된 터널 도핑 영역을 형성하는 단계를 더 포함할 수 있다.
상기 방법은 상기 게이트 절연막의 제2 부분 상에 선택 게이트 전극을 형성하는 단계를 더 포함할 수 있다. 상기 선택 게이트 전극은 상기 제어 게이트 전극과 옆으로 이격된다.
상기 방법은 상기 제어 게이트 전극 및 선택 게이트 전극을 마스크로 사용하여 도펀트 이온들을 주입하여 도펀트 도핑 영역을 형성하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 이이피롬 소자를 나타내는 평면도이고, 도 3a, 도 3b 및 도 3c는 는 각각 도 2의 Ⅰ-Ⅰ', Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 2, 도 3a, 도 3b 및 도 3c를 참조하면, 반도체 기판(100, 이하 기판이라 함)의 소정영역에 활성영역을 한정하는 소자분리막(102)이 배치된다. 상기 소자분리막(102)은 트렌치형 소자분리막일 수 있다. 상기 활성영역은 상기 기판(100)의 일부분으로 이루어진다. 상기 활성영역은 제1 영역(106a), 제2 영역(106b) 및 측벽(107)을 포함한다. 상기 제2 영역(106b)의 상면은 상기 상기 제1 영역(106a)의 상면에 비하여 낮다. 상기 제1 영역(106a)의 상면을 제1 상면이라 정의하고, 상기 제2 영역(106b)의 상면을 제2 상면이라 정의한다. 상기 측벽(107)은 상기 제1 영역(106a) 및 제2 영역(106b)의 경계에 위치한다. 상기 측벽(107)은 인접한 상기 제1 상면의 일단 및 상기 제2 상면의 일단을 서로 연결시킨다. 즉, 상기 측벽(107)의 상단은 상기 제1 상면의 일단에 연결되고, 상기 측벽(107)의 하단은 상기 제2 상면 의 일단에 연결된다. 상기 측벽(107)은 도시된 바와 같이 상기 제1 상면에 대하여 수직할 수 있다. 이와는 달리, 상기 측벽(107)은 경사진 형태일 수도 있다.
플로팅 게이트(116a)가 상기 측벽(107) 및 상기 측벽(107) 양측에 인접한 상기 제1 및 제2 상면들을 덮는다. 상기 플로팅 게이트(116a)는 상기 측벽(107)에 인접한 상기 상기 제1 상면의 일부 및 상기 제2 상면의 일부를 덮는다. 상기 소자분리막(102)의 상면은 상기 제1 상면에 근접한 높이이다. 상기 제1 영역(106a) 옆에는 오목한 영역이 배치될 수 있다. 상기 오목한 영역의 바닥면은 상기 제2 상면이고, 상기 오목한 영역의 내측벽은 상기 소자분리막(102)의 상부측벽 및 상기 측벽(107)을 포함한다. 상기 제2 영역(106b) 상에 배치된 상기 플로팅 게이트(116a)은 상기 오목한 영역의 바닥면 및 내측벽을 따라 실질적으로 콘포말(conformal)하게 배치될 수 있다. 물론, 상기 제1 영역(106a) 상에 배치된 상기 플로팅 게이트(116a)는 상기 제1 상면 상에 콘포말하게 배치될 수 있다. 상기 플로팅 게이트(116a)은 상기 활성영역에 인접한 상기 소자분리막(102)의 상면의 가장자리를 덮을 수 있다. 이는, 상기 플로팅 게이트(116a)와 상기 활성영역간의 정렬 마진을 위함이다. 상기 플로팅 게이트(116a)은 도핑된 실리콘(doped silicon)으로 형성될 수 있다.
상기 플로팅 게이트(116a)와 상기 활성영역 사이에 플로팅 게이트 절연막(115)이 개재된다. 상기 플로팅 게이트 절연막(115)은 제1 부분(110), 제2 부분(114a) 및 제3 부분(114b)을 포함한다. 상기 플로팅 게이트 절연막(115)의 제1 부분(110)은 상기 플로팅 게이트(116a)와 상기 측벽(107) 사이에 개재된다. 상기 플로팅 게이트 절연막(115)의 제2 부분(114a)은 상기 플로팅 게이트(116a)와 상기 제1 상면 사이에 개재되고, 상기 플로팅 게이트 절연막(115)의 제3 부분(114b)은 상기 플로팅 게이트(116a)와 상기 제2 상면 사이에 개재된다. 이때, 상기 제2 및 제3 부분들(114a,114b)은 상기 제1 부분(110)에 비하여 두껍다. 상기 제1 부분(110)은 서로 대향된 제1 면 및 제2 면을 갖는다. 상기 제1 부분(110)의 제1 면은 상기 측벽(107)과 접촉하고, 상기 제1 부분(110)의 제2 면은 상기 플로팅 게이트(116a)와 접촉한다. 상기 제1 부분(110)의 두께는 상기 제1 부분(110)의 제1 및 제2 면들간의 최단 거리에 해당한다. 상기 제2 부분(114a)의 두께는 상기 제1 상면으로부터 상기 제2 부분(114a)의 상면까지의 거리에 해당하고, 상기 제3 부분(114b)의 두께는 상기 제2 상면으로부터 상기 제3 부분(114b)의 상면까지의 거리에 해당한다. 상기 제2 부분(114a)의 두께는 상기 제3 부분(114b)의 두께와 실질적으로 동일할 수 있다. 이와는 달리, 상기 제3 부분(114b)은 상기 제2 부분(114a)과 다른 두께를 갖는 부분을 포함할 수 있다. 특히, 상기 제3 부분(114b)의 상기 측벽(107)에 인접한 부분은 상기 제2 부분(114a)에 비하여 미세하게 얇을 수 있다. 상대적으로 얇은 두께를 갖는 상기 제1 부분(110)은 터널 절연막에 해당한다. 상기 플로팅 게이트 절연막(115)의 제1 부분(110)은 산화막, 특히, 열산화막으로 이루어질 수 있다. 상기 플로팅 게이트 절연막(115)의 제2 및 제3 부분들(114a,114b)은 산화막, 특히, 열산화막으로 이루어질 수 있다.
제어 게이트 전극(120a)이 상기 플로팅 게이트(116a) 상부에 배치된다. 상기 제어 게이트 전극(120a)은 상기 활성영역을 가로지른다. 상기 제어 게이트 전 극(120a)과 상기 플로팅 게이트(116a) 사이에 블로킹 절연 패턴(118a)이 개재된다. 상기 블로킹 절연 패턴(118a) 및 플로팅 게이트(116a)는 상기 제어 게이트 전극(120a)의 측벽에 정렬된 측벽을 갖는다. 상기 제어 게이트 전극(120a)은 도전 물질로 이루어진다. 예컨대, 상기 제어 게이트 전극(120a)은 도핑된 실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함한다. 상기 블로킹 절연 패턴(118a)은 상기 플로팅 게이트 절연막(115)과 동일한 산화막으로 이루어질 수 있다. 이 경우에, 상기 블로킹 절연 패턴(118a)은 상기 플로팅 게이트 절연막(115)의 제2 부분(114a)에 비하여 두꺼운 것이 바람직하다. 이와는 달리, 상기 블로킹 절연 패턴(118a)은 ONO(Oxide-Nitride-Oxide)로 형성될 수 있다. 이와는 또 다르게, 상기 블로킹 절연 패턴(118a)은 상기 플로팅 게이트 절연막(115)에 비하여 높은 유전상수를 갖는 고유전막을 포함할 수 있다. 예컨대, 상기 블로킹 절연 패턴(118a)은 고유전막인 절연성 산화금속(ex, 산화하프늄 또는 산화알루미늄등)을 포함할 수 있다.
선택 게이트 전극(122)이 상기 제어 게이트 전극(120a) 일측의 상기 제1 영역(106a) 상을 가로지른다. 상기 선택 게이트 전극(122)은 상기 제어 게이트 전극(120a)과 평행하다. 상기 선택 게이트 전극(122)과 상기 제어 게이트 전극(120a)은 서로 옆으로 이격되어 있다. 상기 선택 게이트 전극(122)은 차례로 적층된 하부 게이트(116b) 및 상부 게이트(120b)를 포함한다. 상기 하부 및 상부 게이트들(116b,120b)는 서로 전기적으로 접속되는 것이 바람직하다. 상기 하부 및 상부 게이트(116b,120b)는 상기 제어 게이트 전극(120a)과 평행한 방향으로 연장되어 라인 형태(line-shaped)를 갖는다. 도시된 바와 같이, 상기 하부 게이트(116b)와 상부 게이트(120b) 사이에 잔여 패턴(118b)이 배치될 수 있다. 상기 잔여 패턴(118b)은 상기 블로킹 절연 패턴(118a)과 동일한 물질로 이루어질 수 있다. 상기 잔여 패턴(118b)이 존재하는 경우에, 상기 하부 게이트(116b) 및 상부 게이트(120b)는 버팅 콘택(butting contact, 미도시함)에 의해 서로 전기적으로 접속될 수 있다. 상기 버팅 콘택은 상기 선택 게이트 전극(122)의 끝단에 배치될 수 있다. 상기 버팅 콘택은 상기 하부 및 상부 게이트들(116b,120b)과 동시에 접속하는 콘택 구조체이다. 이와는 다르게, 상기 잔여 패턴(118b)이 생략되고, 상기 상부 게이트(120b)는 상기 하부 게이트(116b)의 상부면과 직접 접촉할 수 있다. 상기 하부 게이트(116b)는 상기 플로팅 게이트(116a)와 동일한 물질로 이루어질 수 있다. 상기 상부 게이트(120b)는 상기 제어 게이트 전극(120a)과 동일한 물질로 이루어질 수 있다.
상기 선택 게이트 전극(122)과 상기 제1 영역(106a)의 제1 상면 사이에 선택 게이트 절연막(114c)이 개재된다. 상기 선택 게이트 절연막(114c)은 상기 플로팅 게이트 절연막(115)의 제1 부분(110)에 비하여 두껍다. 상기 선택 게이트 절연막(114c)은 상기 플로팅 게이트 절연막(115)의 제2 부분(114a)과 동일한 두께를 갖는다. 상기 선택 게이트 절연막(114c)은 상기 플로팅 게이트 절연막(115)의 제2 부분(114a)과 동일한 물질로 형성된다.
터널 도핑 영역(108)이 상기 측벽(107)으로부터 상기 활성영역내로 확산되어 있다. 상기 터널 도핑 영역(108)의 일단은 상기 플로팅 게이트(116a) 아래의 상기 제1 상면 밑으로 연장될 수 있다. 또한, 상기 터널 도핑 영역(108)의 타단은 상기 측벽(107)에 인접한 상기 제2 상면 밑으로 연장될 수 있다. 상기 플로팅 게이트 절연막(115)의 제1 부분(110)은 상기 터널 도핑 영역(108)과 상기 플로팅 게이트(116a) 사이에 개재된다.
상기 제어 게이트 전극(120a)과 선택 게이트 전극(122) 사이의 상기 제1 영역(106a)에 제1 도펀트 도핑 영역(124a)이 형성되어 있다. 상기 제1 도펀트 도핑 영역(124a)은 상기 터널 도핑 영역(108)과 접촉한다. 이때, 상기 제1 도펀트 도핑 영역(124a)내 도펀트와 상기 터널 도핑 영역(108)내 도펀트는 서로 동일한 타입이다. 따라서, 상기 제1 도펀트 도핑 영역(124a) 및 터널 도핑 영역(108)은 전기적으로 접속된다. 상기 제어 게이트 전극(120a) 일측의 상기 제2 영역(106b)에 제2 도펀트 도핑 영역(124s')이 형성되고, 상기 선택 게이트 전극(122) 일측의 상기 제1 영역(106a)에 제3 도펀트 도핑 영역(124d')이 형성된다. 상기 제2 도펀트 도핑 영역(124s')은 소오스 영역에 해당하고, 상기 제3 도펀트 도핑 영역(124d')은 드레인 영역에 해당한다. 상기 선택 게이트 전극(122)은 상기 제1 도펀트 도핑 영역(124a)과 상기 제3 도펀트 도핑 영역(124d') 사이의 상기 제1 영역(106a) 상에 배치된다. 상기 제2 및 제3 도펀트 도핑 영역들(124s',124d')은 서로 동일한 타입의 도펀트들로 도핑되어 있다. 상기 제2 도펀트 도핑 영역(124s')과 상기 터널 도핑 영역(108) 사이의 상기 제2 영역(106b)의 표면은 상기 플로팅 게이트(116a) 아래의 채널 영역에 해당한다.
상기 제어 게이트 전극(120a) 및 플로팅 게이트(116a)의 양측벽들, 및 상기 선택 게이트 전극(122)의 양측벽에 게이트 스페이서(127)가 배치될 수 있다. 상기 게이트 스페이서(127)는 절연막인 산화막, 질화막 및 산화질화막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제2 및 제3 도펀트 도핑 영역들(124s',124d')은 제1 농도 영역 및 제2 농도 영역을 갖는 엘디디(LDD) 구조일 수 있다. 상기 제1 농도 영역은 상기 게이트 스페이서(127) 아래에 배치될 수 있다. 이 경우에, 상기 제1 도펀트 도핑 영역(124a)은 상기 제1 농도 영역과 동일한 도펀트 농도만을 가질 수 있다. 이와는 다르게, 상기 제1 도펀트 도핑 영역(124a)도 상기 제2 및 제3 도펀트 도핑 영역들(124s',124d')과 동일한 엘디디 구조일 수도 있다.
층간 절연막(129)이 상기 기판(100) 전면을 덮는다. 상기 층간 절연막(129)은 산화막으로 형성될 수 있다. 콘택 플러그(133)가 상기 층간 절연막(129)을 관통하여 상기 제3 도펀트 도핑 영역(124d')을 노출시키는 콘택홀(131)을 채운다. 비트 라인(135)이 상기 층간 절연막(129) 상에 배치된다. 상기 비트 라인(135)은 상기 제어 게이트 전극(120a) 및 선택 게이트 전극(122)을 가로지른다. 상기 비트 라인(135)은 상기 콘택 플러그(133)와 접촉하여 상기 제3 도펀트 도핑 영역(124d')과 전기적으로 접속한다. 상기 콘택 플러그(133)는 도전 물질로 형성된다. 예컨대, 상기 콘택 플러그(133)는 도핑된 실리콘, 금속(ex, 텅스텐, 티타늄 또는 탄탈늄등), 금속실리사이드(ex, 티타늄실리사이드, 탄탈늄실리사이드등) 및 도전성 금속질화물(ex, 질화티티늄, 질화탄탈늄 또는 질화텅스텐등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 비트 라인(135)도 도전 물질로 형성된다. 예컨대, 상기 비트 라인(135)은 도핑된 실리콘, 금속(ex, 텅스텐, 티타늄 또는 탄탈늄등) 및 도전성 금속질화물(ex, 질화티티늄, 질화탄탈늄 또는 질화텅스텐등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 콘택 플러그(133)가 생략되고, 상기 비트 라인(135)이 아래로 연장되어 상기 콘택홀(131)을 채울수도 있다.
상술한 구조의 이이피롬 소자에 따르면, 상기 플로팅 게이트 절연막(115)의 제1 부분(110)은 상기 플로팅 게이트 절연막(115)의 제2 및 제3 부분들(114a,114b)에 비하여 얇다. 따라서, 상술한 바와 같이, 상기 플로팅 게이트 절연막(115)의 제1 부분(110)은 터널 절연막으로 사용된다. 다시 말해서, 프로그램 및/또는 소거를 위하여 상기 플로팅 게이트 절연막(115)을 터널링하는 전하들은 상기 제1 부분(110)을 터널링한다. 이때, 상기 플로팅 게이트 절연막(115)의 제2 및 제3 부분들(114a,114b)은 상기 제1 부분(110)에 비하여 두껍기 때문에, 전하들이 상기 제2 및 제3 부분들(114a,114b)을 통하여 터널링하는 것을 실질적으로 차단할 수 있다. 이에 따라, 상기 전하들의 터널링 영역을 상기 측벽(107)의 면적내로 제한할 수 있다. 결과적으로, 상기 측벽(107)의 높이를 조절함으로써, 상기 전하들의 터널링 영역을 감소시켜 이이피롬 소자의 프로그램 및/또는 소거 효율을 향상시킬 수 있다. 이로써, 센싱 마진등을 향상시켜 우수한 특성의 이이피롬 소자를 구현할 수 있다.
또한, 상기 터널링 영역이 한정되는 상기 측벽(110)이 차지하는 평면적은 종래의 터널창에 비하여 매우 작다. 특히, 상기 측벽(110)을 상기 제1 상면에 대하여 수직하게 형성하는 경우에, 상기 측벽(110)의 평면적은 제로(zero)가 될 수 있다. 그 결과, 매우 고집적화된 이이피롬 소자를 구현할 수 있다. 특히, 상기 제어 게이트 전극(120a)의 선폭을 포토리소그라피 공정이 정의하는 최소 선폭으로 정의하여 고도로 고집적화된 이이피롬 소자를 구현할 수 있다.
상술한 바와 같이, 상기 전하들은 상기 제1 부분(110)을 터널링하여 상기 플로팅 게이트(116a)내로 저장되거나, 상기 플로팅 게이트(116a)로부터 방출된다. 이때, 상기 전하들은 상기 제1 부분(110)을 FN 터널링 방식(Fowler-Nordheim tunneling method)으로 터널링하는 것이 바람직하다. 이에 따라, 상기 전하들의 터널링 영역이 상기 제1 부분(110)으로 더욱 한정될 수 있다. 상기 제1 부분(110)을 터널링하는 전하들은 상기 터널 도핑 영역(108)내 다수 캐리어(major carrier)와 동일한 타입의 전하인 것이 바람직하다. 예컨대, 상기 터널 도핑 영역(108)내 다수 캐리어가 전자인 경우에, 상기 제1 부분(110)을 터널링하는 전하들은 전자들인 것이 바람직하다. 이와는 달리, 상기 터널 도핑 영역(108)내 다수 캐리어가 정공인 경우에, 상기 제1 부분(110)을 터널링하는 전하들은 정공인 것이 바람직하다.
다음으로, 본 발명의 실시예에 따른 이이피롬 소자의 형성 방법을 도면들을 참조하여 설명한다.
도 4 내지 도 11은 본 발명의 실시예에 따른 이이피롬 소자의 형성 방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 12는 본 발명의 실시예에 따른 이이피롬 소자의 형성 방법 중에서 플로팅 게이트 패턴을 보여주는 평면도이다.
도 2 및 도 4를 참조하면, 기판(100)의 소정영역에 소자분리막(102)을 형성하여 예비 활성영역을 한정한다. 상기 예비 활성영역의 전체 상면은 공면을 이룬다. 즉, 상기 예비 활성영역은 동일한 높이를 갖는 하나의 상면을 갖는다. 상기 기 판(100) 상에 상기 예비 활성영역의 일부를 덮는 마스크 패턴(104)을 형성한다. 이때, 상기 예비 활성영역의 다른 부분이 노출된다. 상기 마스크 패턴(104)은 상기 기판(100)에 대하여 식각선택비를 갖는 물질로 형성한다. 예컨대, 상기 마스크 패턴(104)은 산화막, 질화막, 산화질화막 및 감광막 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 마스크 패턴(104)을 식각마스크로 사용하여 상기 예비 활성영역의 노출된 부분을 이방성 식각하여 활성영역을 정의한다. 상기 활성영역은 제1 영역(106a), 제2 영역(106b) 및 측벽(107)을 포함한다. 상기 제2 영역(106b)의 상면은 상기 제1 영역(106a)의 상면에 비하여 낮다. 상기 측벽(107)은 상기 제1 및 제2 영역들(106a,106b)의 경계에 위치하며, 서로 인접한 상기 제1 영역(106a)의 일단 및 상기 제2 영역(106b)의 일단에 연결된다. 즉, 상기 측벽(107)의 상단은 상기 제1 영역(106a)의 일단에 연결되고, 상기 측벽(107)의 하단은 상기 제2 영역(106b)의 일단에 연결된다. 상기 측벽(107)은 도시된 바와 같이 상기 제1 영역(106a)의 상면에 대하여 수직할 수 있다. 이와는 달리, 상기 측벽(107)은 경사진 형태일 수도 있다. 상기 활성영역의 표면은 상기 제1 영역(106a)의 상면, 상기 측벽(107) 및 상기 제2 영역(106b)의 상면을 포함한다. 상기 제1 영역(106a)의 상면은 제1 상면이라 정의하고, 상기 제2 영역(106b)의 상면은 제2 상면이라 정의한다.
도 5를 참조하면, 상기 마스크 패턴(104)을 제거한다. 이어서, 상기 활성영역의 표면(특히, 상기 제2 상면 및 측벽(107))의 식각 손상을 치유하기 위하여 상기 기판(100)에 트리밍 공정(trimming process)을 수행할 수 있다. 상기 트리밍 공 정은 열산화 공정 및 열산화막을 식각하는 습식 식각 공정을 포함한다. 즉, 상기 활성영역의 표면을 열산화시켜 식각 손상을 치유하고, 상기 활성영역의 표면에 형성된 열산화막을 상기 습식 식각 공정으로 제거하여 상기 활성영역의 표면을 노출시킨다. 상기 트리밍 공정은 적어도 2회 이상 반복적으로 수행할 수도 있다.
상기 기판(100)에 제1 도펀트 이온들을 선택적으로 주입하여 터널 도핑 영역(108)을 형성한다. 상기 터널 도핑 영역(108)은 상기 측벽(107)으로부터 상기 활성영역내로 형성된다. 상기 터널 도핑 영역(108)을 형성하는 방법을 구체적으로 설명한다. 상기 마스크 패턴(104)을 제거한 후에 상기 활성영역의 표면에 이온 주입 버퍼막을 형성한다. 상기 이온 주입 버퍼막은 열산화막으로 형성하는 것이 바람직하다. 이어서, 상기 기판(100) 상에 개구부를 갖는 감광막 패턴을 형성한다. 상기 개구부는 상기 측벽(107)을 노출시킨다. 또한, 상기 개구부는 상기 측벽(107)에 인접한 상기 제1 및 제2 상면들의 일부를 노출시킬 수 있다. 이어서, 상기 감광막 패턴을 마스크로 사용하여 상기 제1 도펀트 이온들을 주입하여 상기 터널 도핑 영역(108)을 형성한다. 상기 제1 도펀트 이온들은 상기 측벽(107)에 경사지게 주입하는 것이 바람직하다. 이어서, 상기 이온 주입 버퍼막을 습식 식각으로 제거하여 상기 활성영역의 표면을 노출시킨다.
상기 이온 주입 버퍼막을 열산화막으로 형성함으로써, 상기 제2 영역(106b)을 정의하기 위한 식각 공정으로 인해 발생된 상기 활성영역의 표면의 식각 손상을 치유할 수 있다. 따라서, 상기 트리밍 공정을 생략하고, 상기 이온 주입 버퍼막의 형성 공정 및 제거 공정으로 상기 활성영역의 표면의 식각 손상을 치유할 수 있다. 이와는 달리, 상기 트리밍 공정을 상기 터널 도핑 영역(108)을 형성한 후에, 수행할 수도 있다.
상기 노출된 활성영역의 표면 상에 제1 절연막(110)을 형성한다. 상기 제1 절연막(110)은 실질적으로 콘포말(conformal)하게 형성될 수 있다. 상기 제1 절연막(110)은 산화막으로 형성될 수 있다. 상기 제1 절연막(110)은 열산화 공정, 화학기상증착 공정 및 원자층 적층 공정 중에서 선택된 하나를 포함하는 반도체 공정으로 형성할 수 있다.
상기 제1 절연막(110) 상에 산화방지막을 실질적으로 콘포말하게 형성하고, 상기 산화방지막을 이방성 식각하여 상기 측벽(107)에 산화방지 스페이서(112)를 형성한다. 상기 산화방지 스페이서(112)는 상기 측벽(107) 상에 형성된 상기 제1 절연막(110)을 덮는다. 물론, 상기 산화방지 스페이서(112)의 하부면은 상기 측벽(107)에 인접한 상기 제2 상면의 일부를 덮는다. 상기 산화방지 스페이서(112)는 상기 제1 절연막(110)과 식각선택비를 갖는 것이 바람직하다. 예컨대, 상기 산화방지 스페이서(112)는 질화막 또는 산화질화막으로 형성할 수 있다.
도 6을 참조하면, 상기 산화방지 스페이서(112)를 마스크로 사용하여 상기 제1 및 제2 상면들 상의 제1 절연막(110)을 제거하여 상기 제1 및 제2 상면들을 노출시킨다. 이때, 상기 산화 방지 스페이서(112)가 덮고 있는 상기 측벽(107) 상의 제1 절연막(110)은 잔존한다. 상기 노출된 제1 및 제2 상면들의 플라즈마 식각 손상등을 방지하기 위하여, 상기 제1 및 제2 상면들 상의 제1 절연막(110)은 습식 식각으로 제거하는 것이 바람직하다. 상기 제1 절연막(110)을 습식식각으로 제거하기 때문에, 상기 잔존하는 제1 절연막(110)의 양단들이 리세스될 수 있다. 이로써, 상기 산화방지 스페이서(112)의 하부면 아래에 언더컷 영역이 형성될 수 있으며, 상기 제1 상면과 인접한 상기 잔존하는 제1 절연막(110)의 일단은 상기 제1 상면에 비하여 낮게 형성될 수 있다.
도 7을 참조하면, 상기 기판(100)에 열산화 공정을 수행하여 상기 노출된 제1 및 제2 상면들 상에 제2 절연막(114)을 형성한다. 상기 잔존하는 제1 절연막(110)과 상기 제2 절연막(114)은 게이트 절연막을 구성한다. 상기 게이트 절연막은 제1 부분, 제2 부분 및 제3 부분을 갖는다. 상기 게이트 절연막의 제1 부분은 상기 측벽(107) 상에 잔존하는 제1 절연막(110)이다. 상기 게이트 절연막의 제2 부분은 상기 제1 상면 상에 형성된 제2 절연막(114)이며, 상기 게이트 절연막의 제3 부분은 상기 제2 상면 상에 형성된 제2 절연막(114)이다. 상술한 바와 같이, 상기 게이트 절연막의 제2 및 제3 부분들은 상기 게이트 절연막의 제1 부분에 비하여 두껍게 형성된다. 상기 게이트 절연막의 제3 부분의 상기 측벽(107)에 인접한 부분도 상기 잔존하는 제1 절연막(110, 즉, 상기 게이트 절연막의 제1 부분)에 비하여 두껍게 형성된다. 이는, 상기 열산화 공정에 의해 형성된 상기 제2 절연막(114)의 버즈빅(bird's beak) 현상 및/또는 상기 언더컷 영역에 기인한다. 상기 산화방지 스페이서(112) 아래의 상기 게이트 절연막의 제3 부분은 상기 게이트 절연막의 제2 부분에 비하여 얇게 형성될 수도 있다.
도 8을 참조하면, 상기 산화방지 스페이서(112)를 제거하여 상기 게이트 절연막의 제1 부분(즉, 잔존하는 제1 절연막(110))을 노출시킨다. 상기 산화방지 스 페이서(112)는 습식식각으로 제거하는 것이 바람직하다. 이는, 터널 절연막으로 사용되는 상기 제1 절연막(110)의 표면을 플라즈마 식각 손상으로부터 보호하기 위함이다.
이어서, 상기 게이트 절연막을 갖는 기판(100) 전면 상에 플로팅 게이트막을 형성하고, 상기 플로팅 게이트막을 패터닝하여 플로팅 게이트 패턴(116)을 형성한다. 상기 플로팅 게이트 패턴(116)의 평면도를 도 12에 도시하였다. 상기 플로팅 게이트 패턴(116)에 대해 도 12를 더 참조하여 설명한다.
도 8 및 도 12를 참조하면, 상기 플로팅 게이트 패턴(116)의 일부분(116')의 평면 형태는 바(bar) 형태로 형성되는 것이 바람직하다. 상기 플로팅 게이트 패턴의 일부분(116')는 후속에 플로팅 게이트로 형성되는 부분을 포함한다. 상기 플로팅 게이트 패턴의 일부분(116')은 상기 소자분리막(102)의 상면 가장자리와 중첩되는 것이 바람직하다. 상기 플로팅 게이트 패턴의 일부분(116') 양측의 상기 소자분리막(102)의 중앙부는 노출된다. 이로써, 후속에 형성되는 플로팅 게이트는 이웃하는 다른 플로팅 게이트와 분리될 수 있다. 상기 플로팅 게이트 패턴(116)은 후속에 선택 게이트 전극이 형성되는 영역을 덮을 수 있다. 상기 플로팅 게이트막은 실질적으로 콘포말하게 형성될 수 있다. 상기 플로팅 게이트막은 도핑된 실리콘으로 형성하는 것이 바람직하다.
도 9를 참조하면, 상기 플로팅 게이트 패턴(116)을 갖는 기판(100) 전면 상에 블로킹 절연막(118)을 형성하고, 상기 블로킹 절연막(118) 상에 제어 게이트 도전막(120)을 형성한다. 상기 블로킹 절연막(118)은 실질적으로 콘포말하게 형성하 는 것이 바람직하다. 상기 블로킹 절연막(118)은 상기 제1 절연막(110)에 비하여 두꺼운 산화막으로 형성할 수 있다. 이와는 다르게, 상기 블로킹 절연막(118)은 ONO로 형성할 수 있다. 이와는 또 다르게, 상기 블로킹 절연막(118)은 상기 게이트 절연막에 비하여 높은 유전상수를 갖는 고유전막(ex, 하프늄산화막 또는 알루미늄산화막등의 절연성 금속산화막)을 포함하도록 형성할 수 있다. 상기 제어 게이트 도전막(120)은 도핑된 실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 질화티타늄 또는 질화탄탈늄등) 및 금속실리사이드(ex, 텅스텐실리사이드 또는 코발트실리사이드등) 중에서 선택된 적어도 하나를 포함하도록 형성한다.
도 10을 참조하면, 상기 제어 게이트 도전막(120), 블로킹 절연막(118), 플로팅 게이트 패턴(116) 및 게이트 절연막을 연속적으로 패터닝한다. 이에 따라, 차례로 적층된 플로팅 게이트 절연막(115), 플로팅 게이트(116a), 블로킹 절연 패턴(118a) 및 제어 게이트 전극(120a)이 형성된다. 또한, 상기 제어 게이트 전극(120a) 일측의 상기 제1 영역(106a) 상에 차례로 적층된 선택 게이트 절연막(114c) 및 선택 게이트 전극(122)이 형성된다. 상기 플로팅 게이트 절연막(115)은 제1 부분(110), 제2 부분(114a) 및 제3 부분(114b)을 포함한다. 상기 플로팅 게이트 절연막(115)의 제1 부분(110)은 상술한 잔존하는 제1 절연막(110)에 해당하고, 상기 플로팅 게이트 절연막(115)의 제2 부분(114a)은 상기 제1 상면 상의 제2 절연막(114)의 상기 측벽(107)에 인접한 일부에 해당하고, 상기 플로팅 게이트 절연막(115)의 제3 부분(114b)은 상기 제2 상면 상의 제2 절연막(114)의 상기 측벽(107)에 인접한 일부에 해당한다.
상기 선택 게이트 절연막(114)은 상기 제1 상면 상의 제2 절연막(114)의 다른 일부에 해당한다. 상기 선택 게이트 전극(122)은 차례로 적층된 하부 게이트(116b), 잔여 패턴(118b) 및 상부 게이트(120b)를 포함한다. 상기 하부 및 상부 게이트들(116b,120b)은 서로 전기적으로 접속한다. 상기 잔여 패턴(118b)이 존재하는 경우에, 후속에 상기 하부 및 상부 게이트들의 일단들을 서로 연결하는 버팅 콘택을 형성하는 공정을 더 수행할 수 있다. 이와는 다르게, 상기 제어 게이트 도전막(120)을 형성하기 전에, 상기 선택 게이트 전극(122)이 형성되는 영역의 상기 블로킹 절연막(118)을 제거하는 공정을 더 수행할 수 있다. 이 경우에, 상기 잔여 패턴(118b)은 형성되지 않으며, 상기 하부 및 상부 게이트들(116b,120b)은 서로 직접 접촉한다.
이어서, 상기 제어 게이트 전극(120a) 및 선택 게이트 전극(122)을 마스크로 사용하여 제2 도펀트 이온들을 상기 활성영역에 주입하여 제1, 제2 및 제3 도펀트 도핑 영역들(124a,124s,124d)을 형성한다. 상기 제1, 제2 및 제3 도펀트 도핑 영역들(124a,124s,124d)의 상세한 형태는 도 2, 도 3a, 도 3b 및 도 3c를 참조하여 상술한 것과 동일하다.
도 11을 참조하면, 상기 제어 게이트 전극(120a)과 플로팅 게이트(116a)의 양측벽들 및 상기 선택 게이트 전극(122)의 양측벽에 게이트 스페이서(127)를 형성한다. 상기 게이트 스페이서(127)는 절연 물질로 형성한다. 예컨대, 상기 게이트 스페이서(127)는 산화막, 질화막 및 산화질화막 중에서 선택된 적어도 하나를 포함하도록 형성한다.
계속해서, 도시하지 않았지만, 상기 제1 도펀트 도핑 영역(124a)을 덮는 이온 주입 마스크 패턴을 형성할 수 있다. 이때, 상기 제2 및 제3 도펀트 도핑 영역들(124s,124d)은 노출된다. 이어서, 상기 이온 주입 마스크 패턴, 게이트 전극들(120a,122) 및 게이트 스페이서(127)를 마스크로 사용하여 제3 도펀트 이온들을 주입한다. 이에 따라, 엘디디 구조의 제2 및 제3 도펀트 도핑 영역들(124s',124d')이 형성된다. 상기 이온 주입 마스크 패턴을 형성하지 않은 채로 상기 제3 도펀트 이온들을 주입할 수 있다. 이 경우에, 상기 제1 도펀트 도핑 영역(124a)도 엘디디 구조로 형성된다. 상기 터널 도핑 영역(108)을 형성하기 위한 제1 도펀트 이온들과, 상기 제2 도펀트 이온들 및 제3 도펀트 이온들은 모두 동일한 타입의 도펀트들이다.
이어서, 도 3a의 층간 절연막(129)을 기판(100) 전면에 형성하고, 상기 층간 절연막(129)을 패터닝하여 상기 제3 도펀트 도핑 영역(124d')을 노출시키는 도 3a의 콘택홀(131)을 형성한다. 상기 콘택홀(131)을 채우는 도 3a의 콘택 플러그(133)를 형성하고, 도 3a의 비트 라인(135)을 형성한다. 이로써, 도 2, 도 3a, 도 3b 및 도 3c에 개시된 이이피롬 소자를 구현할 수 있다.
상기 측벽(107)이 차지하는 평면적은 포토리소그라피 공정이 정의하는 최소선폭에 비하여 작다. 특히, 상기 측벽(107)이 상기 제1 상면에 대하여 수직한 경우에, 상기 측벽(107)이 차지하는 평면적은 제로(zero)가 될 수 있다. 그 결과, 고도로 고집적화된 이이피롬 소자를 구현할 수 있다. 또한, 상기 플로팅 게이트 절연막(115)의 제1 부분(110)을 상기 플로팅 게이트 절연막(115)의 제2 및 제3 부분 들(114a,114b)에 비하여 얇게 형성함으로써, 전하들이 터널링하는 영역은 상기 측벽(107)내로 한정할 수 있다. 이에 따라, 상기 전하들의 터널링 영역을 감소시켜 프로그램 효율 및/또는 소거 효율을 향상시켜 우수한 특성의 이이피롬 소자를 구현할 수 있다. 특히, 상기 예비 활성영역의 일부의 식각깊이를 조절함으로써, 상기 측벽(107)의 면적은 포토리소그라피 공정이 정의할 수 있는 최소 선폭으로 이루어진 면적에 비하여 감소시킬 수 있다. 따라서, 프로그램 효율 및/또는 소거 효율을 더욱 향상시킬 수 있다.
상술한 바와 같이, 본 발명에 따르면, 활성영역이 제1 영역과 상기 제1 영역의 상면에 비하여 낮은 상면을 갖는 제2 영역 및 상기 제1 및 제2 영역들의 경계에 배치된 측벽을 갖는다. 이때, 전하들이 터널링하는 영역을 상기 측벽내에 한정시킴으로써, 고집적화되고 우수한 특성을 갖는 이이피롬 소자를 구현할 수 있다.

Claims (20)

  1. 반도체 기판에 정의되되, 제1 영역, 상기 제1 영역의 상면에 비하여 낮은 상면을 갖는 제2 영역, 및 상기 제1 및 제2 영역들의 경계에 배치되어 상기 제1 및 제2 영역들의 상면들을 연결하는 측벽을 갖는 활성영역;
    상기 측벽 및 상기 측벽 양측에 인접한 상기 제1 및 제2 영역들의 상면들을 덮는 플로팅 게이트;
    상기 플로팅 게이트와 활성영역 사이에 개재된 플로팅 게이트 절연막; 및
    상기 플로팅 게이트 상에 차례로 적층된 블로킹 절연 패턴 및 제어 게이트 전극을 포함하되, 상기 플로팅 게이트 절연막은 상기 측벽 및 플로팅 게이트 사이에 개재된 제1 부분, 상기 제1 영역의 상면 및 플로팅 게이트 사이에 개재된 제2 부분, 및 상기 제2 영역의 상면 및 플로팅 게이트 사이에 개재된 제3 부분을 포함하고, 상기 제2 및 제3 부분들은 상기 제1 부분에 비하여 두꺼운 이이피롬 소자.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트 절연막의 제1 부분이 터널 절연막으로 사용되는 이이피롬 소자.
  3. 제 1 항에 있어서,
    상기 측벽으로부터 상기 활성영역 내부로 확산된 터널 도핑 영역;
    상기 제어 게이트 전극 일측에 인접한 상기 제1 영역에 형성되되, 상기 터널 도핑 영역과 접속된 제1 도펀트 도핑 영역; 및
    상기 제어 게이트 전극 타측에 인접한 상기 제2 영역에 형성된 제2 도펀트 도핑 영역을 더 포함하는 이이피롬 소자.
  4. 제 3 항에 있어서,
    상기 터널 도핑 영역내 다수 캐리어(major carrier)와 동일한 타입의 전하들이 상기 플로팅 게이트 절연막의 제1 부분을 FN 터널링 방식(Fowler-Nordheim tunneling method)으로 터널링하는 이이피롬 소자.
  5. 제 3 항에 있어서,
    상기 제1 영역에 형성되되, 상기 제1 도펀트 도핑 영역과 이격된 제3 도펀트 도핑 영역;
    상기 제1 도펀트 도핑 영역과 상기 제3 도펀트 도핑 영역 사이의 상기 제1 영역 상에 배치된 선택 게이트 전극; 및
    상기 선택 게이트 전극과 상기 제1 영역의 상면 사이에 개재된 선택 게이트 절연막을 더 포함하는 이이피롬 소자.
  6. 제 5 항에 있어서,
    상기 선택 게이트 절연막은 상기 플로팅 게이트 절연막의 제2 부분과 동일한 두께를 갖는 이이피롬 소자.
  7. 제 5 항에 있어서,
    상기 선택 게이트 전극은 차례로 적층된 하부 게이트 및 상부 게이트를 포함하되, 상기 하부 게이트는 상기 플로팅 게이트와 동일한 물질로 형성되고, 상기 상부 게이트는 상기 제어 게이트 전극과 동일한 물질로 형성되며, 상기 하부 게이트 및 상부 게이트는 서로 전기적으로 접속된 이이피롬 소자.
  8. 제 1 항에 있어서,
    상기 측벽은 상기 제1 영역의 상면에 대하여 수직하거나, 경사진 형태인 이이피롬 소자.
  9. 제 1 항에 있어서,
    상기 플로팅 게이트 절연막의 제2 및 제3 부분들은 서로 동일한 두께를 갖는 이이피롬 소자.
  10. 반도체 기판에, 제1 영역, 상기 제1 영역의 상면에 비하여 낮은 상면을 갖는 제2 영역, 및 상기 제1 및 제2 영역들의 경계에 배치되어 상기 제1 및 제2 영역들의 상면들을 연결하는 측벽을 갖는 활성영역을 정의하는 단계;
    상기 활성영역 상에 게이트 절연막을 형성하되, 상기 게이트 절연막은 상기 측벽을 덮는 제1 부분, 상기 제1 영역의 상면을 덮는 제2 부분, 및 상기 제2 영역의 상면을 덮는 제3 부분을 포함하도록 형성하는 단계; 및
    상기 게이트 절연막 상에 차례로 적층된 플로팅 게이트, 블로킹 절연 패턴 및 제어 게이트 전극을 형성하는 단계를 포함하되, 상기 플로팅 게이트는 상기 측벽 및 상기 측벽 양측에 인접한 상기 제1 및 제2 영역들의 상면들을 덮도록 형성하고, 상기 제2 및 제3 부분들은 상기 제1 부분에 비하여 두꺼운 이이피롬 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 활성영역의 표면 상에 제1 절연막을 형성하는 단계;
    상기 측벽에 형성된 제1 절연막을 덮는 산화방지 스페이서를 형성하는 단계;
    상기 스페이서를 마스크로 사용하여 상기 제1 및 제2 영역들의 제1 절연막을 제거하여 상기 제1 및 제2 영역들의 상면들을 노출시키는 단계;
    열산화 공정을 수행하여 상기 제1 및 제2 영역들의 상면들 상에 상기 제1 절연막에 비하여 두꺼운 제2 절연막을 형성하는 단계; 및
    상기 산화방지 스페이서를 제거하는 단계를 포함하는 이이피롬 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1 및 제2 영역들 상의 제1 절연막은 습식 식각으로 제거하는 이이피롬 소자의 형성 방법.
  13. 제 11 항에 있어서,
    상기 산화방지 스페이서는 습식 식각으로 제거하는 이이피롬 소자의 형성 방법.
  14. 제 11 항에 있어서,
    상기 제1 절연막은 열산화 공정, 화학기상증착 공정 및 원자층 적층 공정 중에서 선택된 하나를 포함하는 반도체 공정으로 형성하는 이이피롬 소자의 형성 방법.
  15. 제 10 항에 있어서,
    상기 활성영역을 정의하는 단계는,
    기판의 소정영역에 소자분리막을 형성하여 예비 활성영역을 정의하는 단계;
    상기 예비 활성영역의 일부를 덮는 마스크 패턴을 형성하되, 상기 예비 활성영역의 다른 부분을 노출시키는 단계;
    상기 마스크 패턴을 식각마스크로 사용하여 상기 예비 활성영역의 노출된 부분을 이방성 식각하는 단계; 및
    상기 마스크 패턴을 제거하는 단계를 포함하는 이이피롬 소자의 형성 방법.
  16. 제 15 항에 있어서,
    상기 측벽은 상기 제1 영역의 상면에 대하여 수직하게 형성되거나, 경사지게 형성되는 이이피롬 소자의 형성 방법.
  17. 제 10 항에 있어서,
    상기 게이트 절연막을 형성하기 전에,
    상기 측벽으로부터 상기 활성영역 내부로 확산된 터널 도핑 영역을 형성하는 단계를 더 포함하는 이이피롬 소자의 형성 방법.
  18. 제 10 항에 있어서,
    상기 게이트 절연막의 제2 부분 상에 선택 게이트 전극을 형성하는 단계를 더 포함하되, 상기 선택 게이트 전극은 상기 제어 게이트 전극과 옆으로 이격된 이이피롬 소자의 형성 방법.
  19. 제 18 항에 있어서,
    상기 선택 게이트 전극은 차례로 적층된 하부 게이트 및 상부 게이트를 포함하되, 상기 하부 게이트 및 상부 게이트는 서로 전기적으로 접속되고, 상기 하부 게이트는 상기 플로팅 게이트와 동일한 물질로 형성되고, 상기 상부 게이트는 상기 제어 게이트 전극과 동일한 물질로 형성되는 이이피롬 소자의 형성 방법.
  20. 제 18 항에 있어서,
    상기 제어 게이트 전극 및 선택 게이트 전극을 마스크로 사용하여 도펀트 이온들을 주입하여 도펀트 도핑 영역을 형성하는 단계를 더 포함하는 이이피롬 소자의 형성 방법.
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