KR20060026745A - 비휘발성 메모리 소자 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 비휘발성 메모리 소자는 반도체 기판에 형성된 제1 및 제2 불순물 확산 영역들, 상기 제1 및 제2 불순물 확산 영역들 사이의 반도체 기판의 채널 영역 상에 형성된 메모리 셀을 포함한다. 상기 메모리 셀은 상기 채널 영역 상에 형성된 적층 게이트 구조 및 상기 채널 영역 상에 그리고 상기 적층 게이트 구조의 양측벽 상에 형성된 제1 및 제2 선택 게이트들을 포함한다. 상기 제1 및 제2 선택 게이트들이 스페이서 형태로 상기 적층 게이트 구조의 양측벽에 자기정렬되기 때문에 메모리 셀의 크기를 줄일 수 있어 소자의 집적도를 향상시킬 수 있다.
비휘발성 메모리 소자, 선택 게이트, 적층 게이트, 플로팅 게이트, 컨트롤 게이트

Description

비휘발성 메모리 소자 및 그 형성 방법{NON-VOLATILE MEMORY DEVICES AND METHODS FOR FORMING THE SAME}
도 1은 통상적인 적층 게이트 셀을 도시한다.
도 2는 통상적인 투-트랜지스터 셀을 도시한다.
도 3은 통상적인 스플릿 게이트 셀을 도시한다.
도 4 및 도 5는 본 발명의 바람직한 실시예에 따른 단위 비휘발성 메모리 셀을 도시한다.
도 6a는 단위 메모리 셀에 대한 평면도이고 도 6b는 본 발명의 일 실시예에 따른 단위 메모리 셀의 배치를 도시한다.
도 7a 및 도 8a는 도 6의 I-I' 선을 따라 절단했을 때의 본 발명의 일 실시예에 따른 메모리 셀들 배치를 보여주는 단면도이고, 도 7b 및 도 8b는 도 6의 II-II' 선을 따라 절단했을 때의 본 발명의 일 실시예에 따른 메모리 셀들의 배치를 보여주는 단면도이다.
도 7a 및 도 7b는 각각 도 6의 I-I' 선 및 II-II' 선을 따라 절단했을 때의 본 발명의 일 실시예에 따른 메모리 셀들 배치를 보여주는 단면도이다.
도 8a 및 도 8b는 각각 도 6의 I-I' 선 및 II-II' 선을 따라 절단했을 때의 본 발명의 다른 일 실시예에 따른 메모리 셀들 배치를 보여주는 단면도이다.
도 9는 도 6의 메모리 셀 배치에 대응하는 등가회로도이다.
도 10a 내지 도 16a 및 도 10b 내지 도 16b는 본 발명의 바람직한 일 실시예에 따른 비휘발성 메모리 셀 형성 방법을 설명하기 위한 단면도들로서 각각 도 6의 I-I'선 및 II-II'선을 따라 절단했을 때의 단면에 대응한다.
도 17a 내지 도 19a 및 도 17b 내지 도 19b는 본 발명의 바람직한 일 실시예에 따른 비휘발성 메모리 셀 형성 방법을 설명하기 위한 단면도들로서 각각 도 6의 I-I'선 및 II-II'선을 따라 절단했을 때의 단면에 대응한다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 소자 및 그 형성 방법에 관한 것이다.
이이피롬(EEPROM)은 전기적으로 데이터의 소거와 저장 (프로그램)이 가능하고, 전원 공급이 차단되더라도 데이터의 보존이 가능한 비휘발성 메모리 소자의 일종이다.
일반적으로 비휘발성 메모리 소자의 메모리 셀 구조는 스플릿 게이트형(split gate type) 및 적층 게이트형(stacked gate type)의 두 가지 구조로 될 수 있다. 도 1에 통상적인 적층 게이트 셀이 도시되어 있다. 도 1을 참조하면, 통상적인 적층 게이트 셀에서는 기판(11) 상에 플로팅 게이트(15) 및 컨트롤 게이트(19)가 차례로 적층되어 있고 기판(11)과 플로팅 게이트(15) 사이에는 터널링 산화막 (13)이, 플로팅 게이트(15)와 컨트롤 게이트(19) 사이에는 블록킹 산화막(17)이 개재한다. 그리고, 적층 게이트 구조 양측의 기판에 소오스 및 드레인 접합영역들(21S, 21D)이 위치한다. 이 같은 적층 게이트 셀은 채널 핫 캐리어 인젝션 (CHEI:channel hot electron injection)을 이용하여 드레인 측(21D)에서 프로그래밍 (programming) 동작을 실시하고, 파울러-노드하임(F-N :Fowler-Nordheim) 터널링 (tunneling)을 이용하여 소오스 측(21S)에서 소거 동작을 실시한다. 이러한 적층 게이트 셀은 크기가 작아 고집적화에 유리하기 때문에 초창기에 많이 사용되어져 왔다.
하지만, 이러한 적층 게이트 셀의 단점으로 과잉소거(over-erase) 문제가 보고되고 있다. 과도소거 문제는 적층 게이트 셀에서의 소거 동작 중 플로팅 게이트가 과도하게 방전(discharged) 되었을 때 일어난다. 과도하게 방전된 셀의 문턱전압 (threshold voltages)은 음의 값을 나타낸다. 따라서, 셀이 선택되지 않은, 즉 컨트롤 게이트에 읽기 전압(read voltage) 을 가하지 않은, 상태에서도 전류가 흐르게 되는 문제가 발생한다.
이러한 과도소거 문제를 해결하기 위해, 두 가지 구조의 셀이 도입되었다. 그 하나는 투-트랜지스터 셀 (two-transistor cell)이고 다른 하나는 스플릿 게이트 셀이다. 도 2는 통상적인 투-트랜지스터 셀을 도시한다. 도 2를 참조하면, 통상적인 투-트랜지스터 셀에서는 통상적인 적층 게이트 셀(10)로부터 이격된 선택 트랜지스터(select transistor)(20)가 추가 채용되었다. 프로그램 및 소거는 통상적인 적층 게이트 셀 구조(10)에서 이루어진다. 셀이 선택되지 않은 때에는, 선택 게 이트(select gate)(15s)가 과도하게 방전된 플로팅 게이트(15)로 인한 누설 전류(leakage current) 를 방지한다. 하지만 이 같은 투-트랜지스터 셀 구조는 적층 게이트 셀(10)과 선택 트랜지스터(20) 사이에 불순물 확산 영역(21D)이 존재하기 때문에, 메모리 소자의 고집적화 달성에 어려움이 따른다.
한편, 도 3은 통상적인 스플릿 게이트 셀(30)을 도시한다. 통상적인 스플릿 게이트 셀(30)은 도 2의 선택 게이트(15s) 및 적층 게이트 셀의 컨트롤 게이트(19)가 하나의 컨트롤 게이트(39)로 합쳐진 구조를 가진다. 컨트롤 게이트(39)의 일부는 플로팅 게이트(35)의 매개 없이 기판(31) 상에 형성되고 컨트롤 게이트(39)의 일부는 플로팅 게이트(35)를 매개하여 기판(31) 상에 형성된다. 즉, 적층 게이트 하부에 두 개의 스플릿 채널들(43c1, 43c2)이 존재한다. 컨트롤 게이트(39)가 턴-오프(turn-off)되었을 때, 컨트롤 게이트(39) 하부에 위치한 선택 게이트 채널(43c1)이 과도하게 방전된 플로팅 게이트(35) 하부에 위치한 플로팅 게이트 채널(43c2)로 부터의 누설 전류를 방지한다. 하지만, 스플릿 게이트 셀의 주요 단점은 낮은 프로그래밍 효율 및 프로그래밍시 상대적으로 높은 드레인 전압을 요구한다는 것이다. 또한 스플릿 게이트 셀에 있어서 컨트롤 게이트(39) 아래의 선택 게이트 채널(43c1)의 길이를 일정하게 가져갈 필요가 있는데, 소자의 고집적화에 따라 컨트롤 게이트(39) 형성에서 오정렬이 발생할 가능성이 높으며 이에 따라 선택 게이트 채널(43c1)의 길이를 일정하게 확보할 수 없게 되는 문제점이 발생할 수 있다.
따라서, 본 발명은 이와 같은 상황을 고려하여 안출되었으며, 본 발명의 목 적은 작은 크기의 메모리 셀을 갖는 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것이다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들은 비휘발성 메모리 소자를 제공한다. 이 비휘발성 메모리 소자는 F-N 터널링을 이용하여 프로그램 및 소거 동작을 수행한다. 이 비휘발성 메모리 소자는 반도체 기판 상에 플로팅 게이트 전극 및 컨트롤 게이트 전극이 적층된 적층 게이트 구조 및 상기 적층 게이트 구조의 양측벽들 상에 자기정렬된 제1 및 제2 선택 게이트 전극들을 포함하는 것을 일 특징으로 한다.
상기 적층 게이트 구조와 상기 기판 사이에는 F-N 터널링이 일어나는 제1 절연막이 개재한다. 상기 플로팅 게이트 전극 및 상기 컨트롤 게이트 전극 사이에는 제2 절연막이 위치한다. 상기 선택 게이트 전극들 및 상기 적층 게이트 구조 그리고 상기 선택 게이트 전극들 및 상기 기판 사이에는 제3 절연막이 개재한다.
이 같은 비휘발성 메모리 소자에 따르면, 상기 선택 게이트 전극들이 적층 게이트 구조 양측벽에 자기정렬되기 때문에, 비휘발성 메모리 소자의 크기를 줄일 수 있다. 또한, 상기 선택 게이트 전극들로 인해서 과잉소거 문제를 피할 수 있다.
상기 제1 및 제2 선택 게이트 전극들 외측의 반도체 기판에 드레인 영역 및 소오스 영역으로 작용하는 제1 불순물 확산 영역 및 제2 불순물 확산 영역이 위치한다. 즉, 상기 제1 및 제2 불순물 확산 영역들 사이에 상기 적층 게이트 구조 및 상기 선택 게이트들이 위치한다. 결과적으로, 상기 적층 게이트 구조 및 상기 선택 게이트 전극들 아래의 기판에 채널 영역이 형성된다. 즉, 상기 적층 게이트 구조와 상기 제1 및 제2 선택 게이트 전극들 사이의 기판에 소오스 영역 및 드레인 영역이 위치하지 않는다.
이들 불순물 확산 영역들 중 어느 하나 (예컨대, 제1 불순물 확산 영역, 드레인 영역)에 비트 라인이 접속한다. 예컨대, 상기 제1 불순물 확산 영역은 상기 제1 선택 게이트 전극에 인접하여 위치하고, 상기 제2 불순물 확산 영역 (소오스 영역)은 상기 제2 선택 게이트 전극에 인접하여 위치한다.
바람직하게, 상기 반도체 기판은 n형 웰 내에 서로 이격된 복수 개의 p형 포켓 웰들을 포함한다. 각각의 p형 포켓 웰 내에 복수 개의 메모리 셀들이 배열된다. 이때, 컨트롤 게이트 전극은 행 방향으로 연장하여 워드 라인을 형성한다. 제1 선택 게이트 전극 및 제2 선택 게이트 전극은 행 방향으로 연장하여 각각 제1 선택 라인 및 제2 선택 라인을 형성한다. 제2 불순물 확산 영역은 행 방향으로 연장하여 공통 소오스 라인을 형성한다. 열 방향의 제1 불순물 확산 영역들 (드레인 영역들)은 비트 라인에 전기적으로 연결된다.
이때, 인접한 메모리 셀들의 제1 불순물 확산 영역들은 서로 인접하고, 인접한 메모리 셀들의 제2 불순물 확산 영역들은 서로 인접한다. 인접한 제1 불순물 확산 영역들은 동일한 포켓 웰에 형성되거나 또는 서로 다른 포켓 웰에 형성될 수 있다. 마찬가지로 인접한 제2 불순물 확산 영역들은 동일한 포켓 웰에 형성되거나 또는 서로 다른 포켓 웰에 형성될 수 있다.
본 발명의 일 실시예에 따르면, 각각의 p형 포켓 웰은 k * 8n개의 메모리 셀 들 및 이들 메모리 셀들 각각의 양측의 제1 및 제2 불순물 확산 영역들을 포함한다. 여기서 n 및 k는 자연수이다. 또한 행렬로 배열된 메모리 셀 어레이에서 k는 행의 수이고 8n은 열의 수이다. 이 경우 열 방향으로 인접한 소오스 영역들 (제1 불순물 확산 영역들)은 서로 다른 포켓 웰에 형성되거나 동일한 포켓 웰이 형성될 수 있으며 드레인 영역의 경우도 마찬가지이다.
한편, 인접한 드레인 영역들이 동일한 포켓 웰에 형성될 경우, 각각의 p형 포켓 웰은 2k * 8n 개의 메모리 셀들 및 이들 메모리 셀들 각각의 양측의 제1 및 제2 불순물 확산 영역들을 포함할 수 있다. 여기서, n 및 k는 자연수이고, 2k 은 행의 수이고, 8n 은 열의 수이다. 즉, 하나의 p형 포켓 웰을 지나는 워드 라인 수는 2k-1 이고 비트 라인 수는 8n 이다. 이 경우, 열 방향으로 인접한 소오스 영역들 (제1 불순물 확산 영역들)은 서로 다른 포켓 웰에 형성되거나 동일한 포켓 웰이 형성될 수 있다.
이 같은 메모리 셀 어레이에서 특정 메모리 셀 (선택 메모리 셀)에 대한 프로그램을 위해서는 상기 선택 메모리 셀에 연결된 선택 워드 라인에 프로그램 전압(Vpp)을 인가하고 상기 선택 워드 라인 이외의 비선택 워드 라인들은 플로팅 시키고, 상기 제1 선택 라인에는 동작 전압을 인가하고, 상기 제2 선택 라인에는 접지 전압을 인가하고, 상기 선택 메모리 셀에 연결된 선택 비트 라인에는 접지 전압을, 상기 선택 비트 라인이외의 비선택 비트 라인들에는 동작 전압을 인가하고, 상기 공통 소오스 라인 및 포켓 웰에는 접지 전압을 인가한다. 이에 따라 상기 선택 메 모리 셀의 플로팅 게이트 전극 하부의 채널 영역에 강한 전기장이 유기되어 상기 특정 메모리 셀의 제1 절연막을 통한 F-N 터널링에 의해 상기 플로팅 전극에 전하가 충전된다.
한편, 상기 선택 메모리 셀 이외의 메모리 셀들 (비선택 메모리 셀들)의 플로팅 게이트 하부의 전기장은 상기 비선택 비트 라인에 의한 동작 전압의 영향을 받기 때문에, 상기 비선택 메모리 셀들에 대한 프로그램은 일어나지 않는다.
한편, 소거 동작은 바이트 단위 또는 섹터 단위로 일어난다. 즉, 소거 동작은 하나의 포켓 웰에 형성된 바이트 단위 또는 섹터 단위의 메모리 셀들에 대해서 일어난다.
소거하고자 하는 바이트 단위 또는 섹터 단위의 메모리 셀들 (선택 메모리 셀들)에 연결된 선택 워드 라인에 접지 전압 OV을 인가하고 상기 선택 워드 라인 이외의 비선택 워드 라인들은 플로팅 시킨다. 상기 선택 메모리 셀들을 포함하는 포켓 웰에 소거 전압(Vee)을 인가하고 나머지 포켓 웰들에는 접지 전압을 인가한다. 그리고 상기 제1 선택 라인, 상기 제2 선택 라인, 상기 공통 소오스 라인 및 상기 비트 라인을 플로팅 시킨다. 이에 따라 선택 메모리 셀들의 플로팅 게이트 전극들에 저장된 전하가 F-N 터널링에 의해 상기 제1 절연막을 통해서 포켓 웰로 빠져 나오게 된다.
예컨대, p형 포켓 웰이 1 * 8 개의 메모리 셀들 (행 방향으로 8개의 메모리 셀들)을 가질 경우, 1 바이트 단위의 소거 동작이 가능해진다.
한편, p형 포켓 웰이 2 * 8 개의 메모리 셀들 (행 방향으로 8개의 메모리 셀 들 및 열 방향으로의 2개의 메모리 셀들)을 가질 경우를 가정한다. 이때, p형 포켓 웰의 2개의 메모리 셀 열들은 서로 다른 워드 라인에 의해 제어된다. 따라서 이 경우 동일한 포켓 웰의 워드 라인들을 모두 접지 시키면 2 바이트 단위의 소거 동작이 이루어지고 어느 하나의 워드 라인만 접지 시키면 접지된 워드 라인에 연결된 8개의 메모리 셀들이 소거된다. 즉, 1 바이트 단위의 소거 동작이 이루어진다.
특정 메모리 셀 (선택 메모리 셀)에 저장된 정보를 판독하기 위한 읽기 동작을 위해서 공통 소오스 라인 및 포켓 웰에는 접지 전압(OV)을 인가한다. 상기 선택 메모리 셀에 연결된 선택 비트 라인에는 제1 읽기 전압(Vread1)을 인가하고 선택 비트 라인 이외의 비트 라인들에는 접지 전압을 인가한다. 상기 선택 메모리 셀에 연결된 선택 워드 라인에는 제2 읽기 전압(Vread2)을, 선택 워드 라인 이외의 비선택 워드 라인들에는 차단 전압(Vblock)을 인가한다. 상기 선택 메모리 셀의 선택 제1 선택 라인에는 동작 전압을 인가하고 상기 선택 제1 선택 라인 이외의 비선택 제1 선택 라인들에는 접지 전압을 인가한다. 제2 선택 라인에는 동작 전압을 인가한다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들은 비휘발성 메모리 소자를 제공한다. 이 비휘발성 메모리 소자는 행 방향 및 열 방향으로 배열된 메모리 셀들과 상기 메모리 셀들 양측의 기판에 형성된 소오스 영역들 및 드레인 영역들을 포함한다.
상기 메모리 셀들 각각은 반도체 기판 상에 제1 절연막을 사이에 두고 적층된 플로팅 게이트, 제2 절연막 및 컨트롤 게이트로 이루어진 적층 게이트 구조, 그 리고 제3 절연막을 사이에 두고 상기 적층 게이트 구조의 양측벽들 상에 자기정렬된 제1 선택 게이트 및 제2 선택 게이트를 포함한다. 행 방향의 메모리 셀들의 컨트롤 게이트는 서로 연결되어 워드 라인을 형성하고, 행 방향의 제1 선택 게이트들은 서로 연결되어 제1 선택 라인을, 행 방향의 제2 선택 게이트들은 서로 연결되어 제2 선택 라인을 형성한다.
열 방향으로 이웃하는 한 쌍의 메모리 셀들의 소오스 영역들은 서로 인접하고 열 방향으로 이웃하는 한 쌍의 메모리 셀들의 드레인 영역들은 서로 인접한다. 특정 행 방향의 소오스 영역들은 서로 연결되어 공통 소오스 라인을 형성한다. 특정 열 방향의 드레인 영역들은 비트 라인에 전기적으로 연결되며 상기 비트 라인은 상기 워드 라인에 직교한다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 실시예들은 비휘발성 메모리 소자 형성 방법을 제공한다. 이 방법은 제1 도전형의 반도체 기판을 준비하고; 상기 제1 도전형의 반도체 기판 상에 제1 절연막을 사이에 두고 전하저장막, 제2 절연막 및 제1 게이트 전극으로 이루어진 적층 게이트 구조를 형성하고; 제3 절연막을 사이에 두고 상기 적층 게이트 구조 양측벽들 및 상기 기판 상에 제2 게이트 전극 스페이서 및 제3 게이트 전극 스페이서를 형성하여 상기 적층 게이트 구조 및 그 양측벽들 상의 제2 및 제3 게이트 전극 스페이서들로 구성된 메모리 셀을 형성하고; 상기 메모리 셀 양측의 반도체 기판에 상기 제2 게이트 전극 스페이서에 인접하는 제1 불순물 확산 영역 및 상기 제3 게이트 전극 스페이서에 인접한 제2 불순물 확산 영역을 형성하는 것을 포함한다.
본 방법에 따르면 상기 제1 게이트 전극 스페이서 및 제2 게이트 전극 스페이서가 상기 적층 게이트 구조의 양측벽들 상에 자기정렬적인 방식으로 형성된다. 따라서 메모리 셀 크기를 줄일 수 있어 높은 집적도를 갖는 비휘발성 메모리 소자를 형성할 수 있다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수 도 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 단위 메모리 셀의 단면을 도시 하는 반도체 기판의 단면도이다. 도 4는 비트 라인 방향(도 6의 I-I 방향, 열 방향)으로 절단했을 때의 단면도이고 도 5는 워드 라인 방향(도 6의 II-II' 방향, 행 방향)으로 절단했을 대의 단면도이다.
먼저 도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 셀 (MC11)은 기판의 활성영역(107) 상에 제1 절연막(111)을 사이에 두고 형성된 적층 게이트 구조(118) 및 상기 적층 게이트 구조(118) 양측벽들 상에 제3 절연막(119)을 사이에 두고 자기정렬된 스페이서 형태의 제1 선택 게이트(121a) 및 제2 선택 게이트(121b)를 포함한다. 적층 게이트 구조(118)는 플로팅 게이트(113), 제2 절연막(115) 및 컨트롤 게이트(117)를 포함한다. 결국 본 발명에 따른 비휘발성 메모리 셀은 3개의 게이트들, 즉, 컨트롤 게이트(117), 제1 선택 게이트(121a) 및 제2 선택 게이트(121b)를 포함한다. 제1 및 제2 불순물 확산 영역들(123D, 123S)이 제1 및 제2 선택 게이트(121a, 121b) 외측의 기판에 위치한다. 즉, 제1 및 제2 불순물 확산 영역들(123D, 123S) 사이에 적층 게이트 구조(118) 및 제1 및 제2 선택 게이트들(121a, 121b)가 위치한다. 따라서 적층 게이트 구조(118) 아래의 기판과, 제1 및 제2 선택 게이트들(121a, 121b) 아래의 기판에 각각 채널 영역들 (105_c1, 105_c2, 105_c3)이 형성된다.
제1 절연막(111)은 터널링 절연막으로서 이곳에서 프로그램 및 소거 동작시 전하의 터널링 (F-N 터널링)이 일어난다. 제1 절연막(111)은 예컨대 열산화막으로 이루어지며, 프로그램 및 소거 동작 조건을 고려하여 적절한 두께를 가진다. 제2 절연막(115)은 플로팅 게이트(113) 및 컨트롤 게이트(117) 사이에 개재하는 절연막 으로서 이들 사이의 전하흐름 경로를 차단하는 이른바 블록킹 절연막이다. 예컨대, 제2 절연막(115)은 산화막-질화막-산화막 또는 산화막-질화막이 차례로 적층된 다층막으로 이루어진다. 제3 절연막(119)은 제1 및 제2 선택 게이트들(121a, 121b)을 적층 게이트 구조(118) 및 기판의 활성영역(107)과 전기적으로 격리시킨다. 예컨대, 제3 절연막(119)은 화학기상증착법에 의해 형성되는 산화막이다.
기판의 활성영역(107)은 p형의 벌크 기판(101)에 형성된 n형 웰(103) 및 상기 n형 웰(103) 내에 형성된 p형 포켓 웰(105)을 포함한다. 후술하겠지만, n형 웰(103)은 복수 개의 p형 포켓 웰(105)들을 포함할 수 있다.
또, 각각의 p형 포켓 웰은 k * 8n개의 메모리 셀들 (여기서 n 및 k는 자연수이고, k는 행의 수이고 8n은 열의 수이다) 및 이들 메모리 셀들 각각의 양측의 제1 및 제2 불순물 확산 영역들을 포함한다. 바람직하게는 각 p형 포켓 웰(105)에는 2k-1 (여기서 k는 자연수) 행, 8n 열 (여기서 n은 자연수) 개의 메모리 셀들이 위치할 수 있다. 즉, 각 p형 포켓 웰에는 2k-1 * 2n 개(여기서, n 및 k는 자연수이고, 2k-1 은 행 방향으로 배열된 메모리 셀 개수이고, 2n 은 열 방향으로 배열된 메모리 셀 개수)의 메모리 셀들이 위치할 수 있다. 이에 따라, 소거 동작시 p형 포켓 웰(105)들에 적절한 바이어스 전압을 가함으로서, 바이트 단위 또는 섹터 단위의 소거 동작이 가능해진다.
메모리 셀(MC11)의 양측의 기판의 활성영역(107), 즉 p형 포켓 웰(105)에는 제1 및 제2 불순물 확산 영역들(123D, 123S)이 위치한다. 제1 불순물 확산 영역 (123D)은 제1 선택 게이트(121a) 외측에 위치하고 제2 불순물 확산 영역(123S)은 제2 선택 게이트(121b) 외측에 인접한다. 불순물 확산 영역들(123D, 123S)은 선택 게이트들(121a, 121b)과 일부 중첩될 수 있다.
제1 선택 게이트(121a) 외측의 제1 불순물 확산 영역(123D)에 비트 라인(127)이 전기적으로 접속한다.
이 같은 메모리 셀(MC11)의 제1 및 제2 선택 게이트들(121a, 121b)이 스페이서 형태로 자기정렬적으로 적층 게이트 구조(118)의 양측벽들 상에 형성되기 때문에, 메모리 셀(MC11)은 작은 크기를 가져 좁은 면적을 차지하게 된다.
메모리 셀(MC11)의 프로그램 및 소거 방식은 제1 절연막(111)을 통한 F-N 터널링을 이용한다.
즉, 프로그램 동작을 위해서, 컨트롤 게이트(117)에는 프로그램 전압(Vpp)을, 제1 선택 게이트(121a)에는 동작 전압(Vcc)을, 그리고 드레인 영역(123D), 제2 선택 게이트(121b), 소오스 영역(123S) 및 p형 포켓 웰(105)에는 접지 전압(0V)을 인가하는 것에 의해 p형 포켓 웰(105)로부터 전하가 플로팅 게이트(113)로 주입된다. 이에 따라 메모리 셀은 예컨대 제1 문턱 전압(Vth1)을 가지게 된다.
소거 동작을 위해서, 컨트롤 게이트(117)에는 접지 전압 OV를, p형 포켓 웰(105)에는 소거 전압(Vee)을, 그리고 제1 선택 게이트(121a), 제2 선택 게이트(121b), 소오스 영역(123S) 및 드레인 영역(123D)은 플로팅 시키는 것에 의해 플로팅 게이트(113)에 저장된 전하가 p형 포켓 웰(105)로 방출된다. 이에 따라 메모리 셀은 예컨대 제2 문턱 전압(Vth2)을 가지게 된다.
한편, 소오스 영역(123S) 및 p형 포켓 웰(105)에는 접지 전압(OV)를, 드레인 영역(123D)에는 제1 읽기 전압(Vread1)을, 컨트롤 게이트(117)에는 제2 읽기 전압(Vread2), 제1 및 제2 선택 게이트들(121a, 121b)에는 동작 전압(Vcc)을 각각 인가하는 것에 의해 메모리 셀(118)에 대한 읽기 동작이 이루어진다.
프로그램 동작이 이루어진 메모리 셀의 제1 문턱 전압(Vth1) 및 소거 동작이 이루어진 메모리 셀의 제2 문턱 전압(Vth2)은 다양한 값을 가질 수 있다. 이때, 컨트롤 게이트(117)에 인가되는 제2 읽기 전압(Vread2)은 메모리 셀의 제1 문턱 전압(Vth1) 및 제2 문턱 전압(Vth2) 사이의 값을 가질 수 있다. 예컨대, 프로그램된 메모리 셀의 제1 문턱전압이 약 5 볼트 이고 소거된 메모리 셀의 문턱 전압이 약 1 볼트 일 경우, 컨트롤 게이트(117)에 가해지는 제2 읽기 전압(Vread2)은 1 볼트와 5 볼트 사이의 값을 가질 수 있으며 예컨대, 약 3 볼트 내외를 가질 수 있다. 한편, 제1 문턱 전압이 약 2 볼트이고 제2 문턱 전압이 약 -2 볼트 일 경우, 제2 읽기 전압(Vread2)은 -2 볼트와 2 볼트 사이의 값을 가질 수 있으며, 예컨대, 약 0 볼트이다.
예컨대, 메모리 셀(MC11)이 프로그램 되었을 경우, 메모리 셀(MC11), 즉 적층 게이트 구조(118)의 문턱 전압은 제1 문턱 전압을 가지게 된다. 따라서 컨트롤 게이트(117)에 제2 읽기 전압(Vread2)을 그리고 드레인 영역(123D)에는 제1 읽기 전압(Vread1)을 소오스 영역(123S)에는 접지 전압을 인가하고, 제1 및 제2 선택 게이트들(121a, 121b)에 동작 전압(Vcc)을 인가하는 읽기 동작 조건에서, 소오스 영역(123S) 및 드레인 영역(123D) 사이에 채널이 (소오스 영역으로부터 드레인 영역 으로 전하의 흐름) 생성되지 않는다. 반면, 메모리 셀(MC11)이 소거되었을 경우, 메모리 셀(MC11)의 적층 게이트 구조(118)은 제2 문턱 전압을 가지게 되어, 동일한 읽기 동작 조건에서 선택 메모리 셀(MC11)의 소오스 영역(123S) 및 드레인 영역(123D) 사이에 채널이 형성된다. 따라서, 메모리 셀(MC11)은 서로 다른 문턱 전압을 가지는 것에 의해서 이진 정보를 저장할 수 있게 된다.
도 6a는 도 4 및 도 5의 단위 메모리 셀(MC11)에 대한 평면도이고 도 6b는 단위 메모리 셀의 예시적인 셀 배치를 보여준다. 도 6b에 메모리 셀들(MC11~MC1n, MC21~MC2n, ... MCm1~MCmn)이 행 방향 (x축 방향, 워드 라인 방향) 및 열 방향 (y축 방향, 비트 라인 방향)으로 배치되어 있다. 도 6a 및 도 6b를 참조하면, 소자분리영역(109)에 의해 활성영역(107)들이 한정된다. 예컨대, 활성영역(107)들은 그물 망(mesh) 형태를 나타낸다. 수평 방향(행 방향)으로 확장한 활성영역 부분은 행 방향으로 배열된 인접한 소오스 영역(123S)들을 연결시키기 위한 것이다. 수직 방향 (열 방향)으로 확장한 활성영역 부분에 적층 게이트 구조가 위치한다. 또 수직으로 확장한 활성영역 부분에 드레인 영역(123D)이 적층 게이트 구조 외측에 그리고 소오스 영역(123S) 맞은 편에 위치한다.
복수 개의 워드 라인들 (WL_1 ~ WL_m) (컨트롤 게이트 전극)이 수직방향 (y축 방향)으로 확장한 활성영역들(107)과 직교하면서 x축 방향 (행 방향)으로 달린다. 복수 개의 비트 라인들 (BL_1 ~ BL_n)이 워드 라인과 직교하면서 활성영역들(107) 위를 달리며 비트 라인 콘택 (128)을 통해서 드레인 영역(123D)에 전기적으로 연결된다.
각 워드 라인들과 기판 사이에는 제2 절연막(115), 플로팅 게이트(113) 및 제1 절연막(111)이 위치한다. 플로팅 게이트(113), 제2 절연막(115) 및 워드 라인 (컨트롤 게이트)(117)이 적층 게이트 구조(118)(도 4 및 도 5 참조)를 구성한다. 각 워드 라인 양측에 제1 선택 라인 및 제2 선택 라인이 워드 라인과 나란하게 달린다. 예컨대 워드 라인 WL_1의 양측에 제1 선택 라인(SL_11) 및 제2 선택 라인(SL_12)이 달린다. 제1 선택 라인 및 제2 선택 라인은 도 4 및 도 5의의 제1 선택 게이트(121a) 및 제2 선택 게이트(121b)에 각각 대응한다. 제1 선택 라인들 SL_11 ~ SL_m1 외측의 기판에 드레인 영역(123D)들이, 제2 선택 라인들 SL_12 ~ SL_m2 외측의 기판에 소오스 영역(123S)들이 위치한다.
동일한 열에 배열된 드레인 영역(123D)들은 동일한 비트 라인에 전기적으로 접속한다. 열 방향으로 인접한 메모리 셀들의 소오스 영역(123S)들은 서로 전기적으로 연결되며, 행 방향으로 인접한 소오스 영역(123S)들은 수평 방향으로 확장한 활성 영역 부분에 의해서 서로 전기적으로 연결되어 공통 소오스 라인(CSL)을 형성한다. 동일한 열의 드레인 영역(123D)들은 동일한 비트 라인에 전기적으로 연결된다.
p형 포켓 웰을 어떻게 형성하는 가에 따라서 열 방향으로 인접한 셀의 드레인 영역들 및 소오스 영역들은 서로 동일할 p형 포켓 웰에 형성되거나 또는 다른 포켓 웰에 형성될 수 있다. 즉, 열 방향으로 인접한 셀의 소오스 영역들이 동일한 p형 포켓 웰에 형성되거나 서로 다른 p형 포켓 웰에 형성될 수 있다. 하지만 어느 경우에 있어서든지 행 방향으로 인접한 소오스 영역들은 서로 연결되어 공통 소오 스 라인(CSL)을 형성한다. 마찬가지로 열 방향으로 인접한 드레인 영역들 역시 동일한 포켓 웰에 형성되거나 서로 다른 포켓 웰에 형성될 수 있다. 바람직하게는, 열 방향으로 인접한 셀의 드레인 영역들은 동일한 p형 포켓 웰에 형성된다.
예컨대, 하나의 p형 포켓 웰은 k * 8n개의 메모리 셀들 (여기서 n 및 k는 자연수이고, k는 행의 수이고 8n은 열의 수이다)을 포함한다.
더 바람직하게 하나의 p형 포켓 웰은 행 방향 (워드 라인 방향)으로 배열된 8n 개 (여기서 n은 자연수)의 메모리 셀들 및 열 방향으로 배열된 2k-1 개 (여기서 k는 자연수)의 메모 리 셀들이 위치할 수 있다. 즉, 하나의 p형 포켓 웰이 2k-1 * 8n 개(여기서, n 및 k는 자연수이고, 2k-1 은 열 방향으로 배열된 메모리 셀들의 개수이고, 8n 은 행 방향으로 배열된 메모리 셀들의 개수)의 메모리 셀들을 포함할 수 있다.
도 7a 및 도 7b 그리고 도 8a 및 도 8b를 참조하여 p형 포켓 웰에 메모리 셀들이 배치되는 예시적인 방식을 설명하기로 한다.
도 7a 및 도 8a는 도 6의 I-I' 선을 따라 절단했을 때의 단면도이고, 도 7b 및 도 8b는 도 6의 II-II' 선을 따라 절단했을 때의 단면도이다.
도 7a 및 도 7b는 하나의 p형 포켓 웰에 2행 8열의 16개의 메모리 셀들이 형성되는 경우를 도시하며, 도 8a 및 도 8b는 4행 8열의 32개의 메모리 셀들이 형성되는 경우 하나의 p형 포켓 웰에 형성된 경우를 도시한다.
도 7a 및 도 7b를 참조하면, 행 방향의 8개의 메모리 셀들 및 열 방향의 2개 의 메모리 셀들, 예컨대, 메모리 셀들 MC11 ~ MC18, MC21 ~ MC28이 동일한 p형 포켓 웰에 형성된다. 즉, 두 개의 워드 라인들이 하나의 p형 포켓 웰을 지나간다. 열 방향으로 인접한 셀의 소오스 영역들은 활성영역을 공유하되, 서로 다른 p형 포켓 웰에 형성된다. 반면 열 방향으로 인접한 셀의 드레인 영역들은 서로 동일한 p형 포켓 웰에 형성된다. 이와 같은 메모리 셀 배치의 경우, 1 바이트 단위 또는 2바이트 단위로 소거 동작이 가능해 진다. 인접한 셀의 소오스 영역들이 서로 다른 포켓 웰에 형성되더라도 국부 배선에 의해 서로 전기적으로 연결되는 것이 바람직하다.
한편, 도 8a 및 도 8b를 참조하면, 4행 8열의 메모리 셀들, 즉 메모리 셀들 MC11 ~ MC18, MC21 ~ MC28, MC31 ~ MC38, MC41 ~ MC48이 동일한 p형 포켓 웰에 속한다. 즉, 네 개의 워드 라인들이 하나의 p형 포켓 웰을 지나간다. 따라서 이 경우, 포켓 웰 내의 각 워드 라인에 적절한 바이어스 전압을 인가하는 것에 의해 1바이트, 2바이트, 3바이트 또는 4 바이트 단위의 소거 동작이 가능해진다.
도 9는 도 6의 메모리 셀 어레이에 대한 등가 회로도이다. 도 9를 참조하여, 단지 예시적인 것으로서 2행 8열의 메모리 셀들 (16개의 메모리 셀들)이 하나의 p형 포켓 웰 내에 형성되는 경우 (도 7a 및 도 7b 참조)에 있어서의 메모리 셀 배치에 대한 동작 조건을 설명한다. 도 9를 참조하면, 복수 개의 워드 라인들 WL_1 ~ WL_m이 행 방향으로 달리고 이들 워드 라인들과 직교하면서 복수 개의 비트 라인들 BL_1 ~ BL_n이 열 방향으로 달린다.
각 워드 라인 양측에 제1 선택 라인 SL_11 ~ SL_m1및 제2 선택 라인 SL_12 ~ SL_m2 이 워드 라인과 평행하게 달린다. 제1 선택 라인 SL_11 ~ SL_m1 외측의 드레 인 영역에 비트 라인이 전기적으로 연결된다. 제2 선택 라인 SL_12 ~ SL_m2외측의 소오스 영역들은 서로 연결되어 행 방향으로 달리는 소오스 라인을 형성하며 인접한 소오스 라인들이 서로 연결되어 공통 소오스 라인(CSL)을 형성한다. p형 포켓 웰은 2행 8열의 16개의 메모리 셀들을 가진다. 즉, 하나의 포켓 웰에 2개의 워드 라인들, 즉 포켓 p-웰(p-Well_1)에 워드 라인 WL_1, WL_2이 지나간다.
일 예로서 제1 행, 제1 열의 메모리 셀(MC11)에 대한 프로그램 및 읽기 그리고 포켓 웰(p-Well_1)내의 8개의 메모리 셀, 즉, 제1 행의 8개의 메모리 셀들(MC1 ~ MC18)에 대한 1바이트 단위 소거 동작에 대해서 설명을 한다. 아래 표 1은 이 같은 메모리 셀 배치에 대한 동작 조건을 도시한다.
표 1
프로그램 소거 읽기
BL 선택 BL 0V 플로팅 Vread1
비선택 BL Vcc 0v
SL_1 선택 SL_1 Vcc 플로팅 Vcc
비선택 SL_1 0V 0v
WL 선택 WL Vpp 0V Vread2
비선택 WL 플로팅 플로팅 Vblock
SL_2 선택 SL_2 0V 플로팅 Vcc
비선택 SL_2
CSL 선택 CSL 0V 플로팅 0V
비선택 CSL
포켓 웰 선택 포켓 웰 0V Vee 0V
비선택 포켓 웰 OV
(프로그램 동작)
프로그램 대상인 선택 메모리 셀 MC11에 대한 프로그램을 위해서는:
제1 행의 워드 라인 WL_1 (선택 워들 라인)에 프로그램 전압(Vpp)을 인가하고 그 외의 워드 라인 WL_2 ~ WL_m (비선택 워드 라인들)은 플로팅 시킨다; 제1 열의 비트 라인 BL_1 (선택 비트 라인)에 접지 전압(0V)을 인가하고 그 외의 비트 라 인들 BL_2 ~ BL_n (비선택 비트 라인들)에 동작 전압(Vcc)을 가한다; 제1 행의 제1 선택 라인 SL_11 (선택 제1 선택 라인)에는 동작 전압(Vcc)을 그 외의 제1 선택 라인들 SL_21, ..., SL_m1 (비선택 제1 선택 라인)에는 접지 전압(0V)을 인가한다; 선택 메모리 셀을 포함하는 선택 포켓 웰 및 선택 포켓 웰 이외의 비선택 포켓 웰들에 접지 전압(OV)을 인가한다; 선택 메모리 셀에 연결된 선택 공통 소오스 라인 CLS 및 선택 공통 소오스 라인 이외의 비선택 소오스 라인들 CSL에 접지 전압(0V)을 인가한다; 선택 메모리 셀의 선택 제2 선택 라인 SL_12 및 선택 제2 선택 라인 이외의 비선택 제2 선택 라인들 SL_22, ... SL_m2 에 접지 전압(OV)을 인가한다.
프로그램 전압은 예컨대 약 15 내지 약 20볼트 정도이다. 동작 전압(Vcc)은 제1 선택 게이트 아래에 채널이 생성되고 할 수 있는 값을 가지며 예컨대, 약 3.5 볼트 정도이다. 프로그램 전압 및 동작 전압이 설계에 따라 다양하게 변경될 수 있음은 당업자에 있어서 자명하다.
선택 워드 라인 WL_1에 프로그램 전압이, 선택 비트 라인 BL_1에 접지 전압이 그리고 선택 제1 선택 라인 SL_11에 동작 전압이 인가되므로, 선택 메모리 셀 MC11의 플로팅 게이트 하부에 강한 전기장이 유기되어 F-N 터널링이 일어나고 따라서 선택 워드 라인 WL_1에 연결된 선택 메모리 셀 MC11이 프로그램 된다. 하지만, 비선택 비트 라인들 BL_2 ~ BL_n에 동작 전압이 인가되고 제1 행의 선택 제1 선택 라인에는 동작 전압이 인가되기 때문에, 제1 행의 비선택 메모리 셀들 MC12 ~ MC1n 에는 동작 전압(Vcc)이 그대로 전달되어 해당 비선택 메모리 셀들 MC12 ~ MC1n의 플로팅 게이트 하부에서 전기장이 약해진다. 따라서 선택 메모리 셀 MC11을 제외한 제1 행의 비선택 메모리 셀들 MC12 ~ MC1n은 프로그램 되지 않는다. 즉, 선택 워드 라인 WL_1에 의한 프로그램 방해, 즉, 워드 라인 방해 (word line disturbance)는 발생하지 않는다.
한편, 선택 제2 선택 라인 SL_12에 접지 전압이 인가되기 때문에, 선택 공통 소오스 라인 CSL을 공유하는 다른 메모리 셀들로부터 선택 메모리 셀 MC11이 영향을 받지 않게 된다.
또, 비선택 워드 라인들 WL_2 ~ WL_m은 플로팅 되기 때문에, 비록 선택 비트 라인 BL_1이 접지되고 비선택 제1 선택 라인들 SL_21 ~ SL_m1 에 접지 전압이 인가되어도 (심지어 비선택 제1 선택 라인들에 동작 전압이 인가되어도) 제1 열의 비선택 메모리 셀들 MC21 ~MCm1의 플로팅 게이트 하부에 강한 전기장이 유기되지 않는다. 따라서 선택 비트 라인 BL_1에 의한 프로그램 방해, 즉 비트 라인 방해 (bit line disturbance)는 발생하지 않는다.
또, 비선택 워드 라인들 WL_ 2 ~ WL_m은 플로팅 되고 비선택 비트 라인들 BL_2 ~ BL_n에는 동작 전압이 인가되기 때문에, 비선택 메모리 셀들 MC22 ~ MC2n, MC32 ~ MC3n, ... , MCm2 ~ MCmn 은 프로그램 되지 않는다.
(소거 동작)
<1 바이트 단위 소거 동작>
소거하고자 하는 제1 행의 8개의 메모리 셀들 MC11 ~ MC18 (선택 메모리 셀들)을 포함하는 선택 포켓 웰(p-well_1)에 소거 전압(Vee)을, 선택 포켓 웰 이외의 비선택 포켓 웰들에 접지 전압을 인가한다. 선택 메모리 셀들에 연결된 선택 워드 라인 WL_1에 접지 전압(0V)을 인가하고 선택 워드 라인 이외의 비선택 워드 라인들 WL_2 ~ WL_m을 플로팅 시킨다. 나머지 단자들, 즉, (선택 및 비선택) 비트 라인들, (선택 및 비선택) 제1 선택 라인들, (선택 및 비선택) 제2 선택 라인들, 및 (선택 및 비선택) 공통 소오스 라인들을 플로팅 시킨다. 예컨대, 소거 전압은 프로그램 전압과 동일한 값을 가질 수 있다.
이 같은 동작 조건에 따르면, 선택 포켓 웰(p-well_1) 내의 8개의 메모리 셀들, 즉, 제1 행의 8개의 메모리 셀들 MC11 ~ MC18에 저장된 전하가 방전되고 이에 따라 1바이트 단위의 소거 동작이 이루어진다. 선택 메모리 셀들 MC11 ~ MC18에 인접한 비선택 메모리 셀들의 소거를 방지하기 위해서 비선택 워드 라인들 WL_2 ~ WL_m은 플로팅 시키고 비선택 포켓 웰들은 접지(OV)시킨다. 여기서, 동일한 포켓 웰에 형성되는 제2 열의 8개의 메모리 셀들 MC21 ~ MC28에 연결된 비선택 워드 라인 WL_2은 플로팅 되기 때문에 이들 메모리 셀들에 대한 소거 동작은 일어나지 않는다. 하지만 후술하는 바와 같이 선택 워드 라인 WL_1 뿐만 아니라 비선택 워드 라인 WL_2에도 접지 전압이 인가될 경우 2바이트 단위의 소거 동작이 가능해 질 것이다.
<2 바이트 단위 소거 동작>
선택 포켓 웰(p-well_1)에 소거 전압(Vee)을, 선택 비트 라인들 WL_1 및 WL_2에 접지 전압(0V)을 인가하고, 공통 소오스 라인(CSL)들, 제1 및 제2 선택 라인들, 비트 라인들을 플로팅 시킨다. 따라서 선택 포켓 웰(p-웰_1) 내의 16개의 메모리 셀들, 즉, 제1 행의 8개의 메모리 셀들 MC11 ~ MC18 및 제2 행의 8개의 메모 리 셀들 MC21 ~ MC28에 저장된 전하가 방전되고 이에 따라 2바이트 단위의 소거 동작이 이루어진다. 선택 메모리 셀들 MC11 ~ MC18 및 MC21 ~ MC28에 인접한 비선택 메모리 셀들의 소거를 방지하기 위해서 비선택 워드 라인들 WL_3 ~ WL_m은 플로팅 시키고 비선택 포켓 웰은 접지(OV)시킨다.
전술한 바와 같이 포켓 웰을 어떻게 형성하느냐에 따라 다양한 바이트 단위 또는 섹터 단위의 소거 동작이 가능해 진다.
(읽기 동작)
선택 메모리 셀 MC11에 대한 읽기 동작은 다음과 같다. 제1 열의 선택 비트 라인 BL_1에는 제1 읽기 전압(Vread1)을, 비선택 비트 라인들 BL_2 ~ BL_n에는 접지 전압(OV)을 인가한다. 제1 행의 선택 제1 선택 라인 SL_11에는 동작 전압(Vcc)을, 비선택 제1 선택 라인들 SL_21 ~ SL_m1에는 접지 전압(0V)을 인가한다. 선택 워드 라인 WL_1 에는 제2 읽기 전압(Vread2)을 인가하고, 비선택 워드 라인들 WL_2 ~ WL_m 에는 차단 전압(Vblock)을 인가한다. 제2 선택 라인들 SL_12 ~ SL_m2에는 동작 전압(Vcc)을 인가한다. 나머지 단자들, 즉, 포켓 웰들, 공통 소오스 라인들 CSL에는 접지 전압(0V)을 인가한다.
제2 읽기 전압(Vread2)은 프로그램된 메모리 셀의 문턱 전압(Vth1) 및 소거된 메모리 셀의 문턱 전압(Vth2)의 중간 값, 즉 평균값을 가진다. 제1 읽기 전압(Vread1)은 읽기 동작에서 소오스와 드레인 사이에 전기장을 형성시키기 위해 인가되는 것으로서 약 1.8볼트이다. 제2 읽기 전압(Vread2)이 양의 값을 가질 경우, 예컨대 제2 읽기 전압(Vread2)이 동작 전압을 가질 경우 제1 읽기 전압(Vread1)이 제 2 읽기 전압(Vread1)과 동일한 값을 가질 수 있다. 비선택 워드 라인들 WL_2 ~ WL_m 에 가해지는 차단 전압(Vblock)은 비선택 메모리 셀들 하부에 채널이 형성되지 않도록 하는 크기를 가질 수 있다. 예컨대, 비선택 메모리 셀들의 문턱 전압이 모두 양의 값을 가질 경우 차단 전압(Vblock)은 접지 전압일 수 있다.
읽기 동작에서, 비선택 제1 선택 라인들 SL_21 ~ SL_m1 에 접지 전압이 인가되고 비선택 워드 라인들 WL_1 ~ WL_m 에는 차단 전압(Vblock)이 인가되기 때문에, 비선택 메모리 셀들에 의한 읽기 방해는 발생하지 않는다.
이하에서는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 형성 방법에 대하여 도 10a 내지 도 16a 및 도 10b 내지 도 16b를 참조하여 설명을 하기로 한다. 본 실시예에서는 하나의 포켓 웰에 16개의 메모리 셀이 형성되는 경우에 한해서 설명을 하기로 한다. 또한 p형 반도체 기판이 사용된 경우를 설명한다.
도 10a 내지 도 16a는 도 6의 I-I' 선 방향으로 절단했을 때의 단면도들이고 도 10b 내지 도 16b는 도 6의 II-II' 선 방향으로 절단했을 때의 단면도들이다.
먼저 10a 내지 도 10b를 참조하여, p형 반도체 기판(101) 상에 n형 웰 영역(103)을 형성한 후 상기 n형 웰(103)에 p형 포켓 웰(105)들을 형성한다. 이어서 소자 분리 공정을 통해서 활성영역을 한정하는 소자분리영역(109)을 형성한다. 이때, 도 10b에 도시된 바와 같이, 각 p형 포켓 웰(105)에는 소자분리영역(109)에 의해서 행 방향으로 8개의 활성영역들이 정의되도록 p형 포켓 웰(105) 및 소자분리영역(109)이 형성된다. 소자분리영역(109)은 예컨대 얕은 트렌치 격리 기술 등에 의한 통상적인 방법을 사용하여 형성된다.
다음 도 11a 및 도 11b를 참조하여, F-N 터널링이 일어나는 제1 절연막(111)을 형성한 후 포켓 웰(105) 상의 활성 영역에 플로팅 게이트 전극 패턴(113p)을 형성한다. 제1 절연막(111)은 예컨대 열산화막으로 형성되며, 플로팅 전극 패턴(113p)은 불순물로 도핑된 실리콘으로 형성된다.
다음 도12a 및 도 12b를 참조하여, 제2 절연막(115a) 및 컨트롤 게이트 전극막(117a)을 형성한다. 제2 절연막(115a)은 예컨대 산화막-질화막-산화막을 차례로 적층시키는 것에 의해 형성되거나 산화막-질화막을 차례로 적층시키는 것에 의해 형성될 수 있다. 컨트롤 게이트 전극막(117a)은 예컨대 불순물로 도핑된 실리콘으로 형성된다.
다음 도 13a 및 도 13b를 참조하여, 적층된 막질들을 패터닝하여 제1 절연막(111), 플로팅 게이트 전극(113), 제2 절연막(115) 및 컨트롤 게이트 전극(117)으로 이루어진 적층 게이트 구조(118)를 형성한다. 다음 기판 전면에 제3 절연막(119)을 형성한다. 제3 절연막(119)은 예컨대 화학기상증착법 등의 방법을 사용하여 형성될 수 있다.
다음 도 14a 및 도 14b를 참조하여, 도전막(121)을 제3 절연막(119) 상에 형성한다. 도전막(121)은 예컨대 불순물로 도핑된 실리콘으로 형성된다.
다음 도 15a 및 도 15b를 참조하여 도전막(121)에 대한 전면식각 공정을 진행하여 각각의 적층 게이트 구조(118) 양측벽에 자기정렬된 제1 선택 게이트(제1 선택 라인)(121a) 및 제2 선택 게이트(제2 선택 라인)(121b)를 형성한다.
계속 해서 도 15a 및 도 15b를 참조하여 이온주입 공정을 진행하여 제1 및 제2 선택 게이트(121a, 121b) 양측의 p형 포켓 웰(105)에 소오스 영역(123S) 및 드레인 영역(123D)을 형성한다.
다음 도 16a 및 도 16b를 참조하여, 층간절연막(125)을 형성한 후 이를 패터닝하여 드레인 영역(123D)을 노출시키는 콘택홀(127)을 형성한다. 이어서 콘택홀(127)을 채우도록 층간절연막(125) 상에 도전물질을 증착한 후 이를 패터닝하여 드레인 영역(123D)에 전기적으로 접속하는 비트 라인(129)들을 형성한다.
이와 같은 본 발명에 따른 비휘발성 메모리 소자 형성 방법에 따르면 제1 선택 게이트 및 제2 선택 게이트가 자기정렬적인 방식으로 적층 게이트 구조 양측벽에 형성되기 때문에 메모리 셀의 크기를 줄일 수 있다.
한편, 플로팅 게이트 패턴(113p)이 자기정렬적인 방식에 따라, 즉 소자분리공정에서 자기정렬적인 방식으로 형성될 수 있다. 이는 도 17a 내지 도 19a 및 도 17b 내지 도 19b를 참조하여 설명을 한다. 먼저 도 17a 및 도 17b를 참조하여, 전술한 바와 같이 n형 웰(103) 및 p형 포켓 웰(105)을 형성한 후, 기판(107) 상에 제1 절연막 및 플로팅 게이트 전극막을 형성한 후 이들을 패터닝하여 활성영역을 한정하는 제1 절연막 패턴(111) 및 플로팅 게이트 전극 패턴(113p)으로 이루어진 트렌치 식각 마스크(114)를 형성한다.
다음 도 18a 및 도 18b를 참조하여 트렌치 식각 마스크(114)를 사용하여 노출된 기판을 식각하여 트렌치(116)를 형성한 후. 트렌치(116)를 채우도록 플로팅 게이트 전극 패턴(113p) 상에 절연물질(109a)을 형성한다.
다음 도 19a 및 도 19b를 참조하여 트렌치 식각 마스크(114)가 노출될 때까 지 절연물질(109a)을 평탄화 식각하여 도 19a 및 도 19b에 도시된 바와 같이 소자분리영역(109)을 형성한다. 이에 따라 소자분리영역(109)을 형성함과 동시에 플로팅 게이트 전극 패턴(113p)이 소자분리영역(109)들 사이에 자기정렬적인 방식으로 형성된다. 후속 공정은 앞서 설명한 방식들과 동일하게 진행된다.
이제까지 본 발명에 대하여 그 바람직한 실시예(들)를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 본 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
이상에서 설명한 본 발명의 여러 실시예들에 따르면, 선택 게이트가 적층 게이트 구조 양측벽에 자기정렬적인 방식으로 형성된다. 따라서, 추가적인 사진공정의 필요 없이 선택 게이트를 형성할 수 있을 뿐만 아니라 메모리 셀의 크기 또한 줄일 수 있다.

Claims (41)

  1. 제1 도전형의 반도체 기판에 형성된 제2 도전형의 제1 불순물 확산 영역 및 제2 도전형의 제2 불순물 확산 영역; 그리고,
    상기 제1 불순물 확산 영역 및 제2 불순물 확산 영역 사이의 반도체 기판의 채널 영역 상에 형성된 메모리 셀을 포함하되;
    상기 메모리 셀은 상기 채널 상에 제1 절연막을 사이에 두고 형성된 플로팅 게이트, 제2 절연막 및 제1 게이트 전극으로 이루어진 적층 게이트 구조; 그리고
    제3 절연막을 사이에 두고 상기 적층 게이트 구조 양측벽들 및 상기 채널 영역 상에 형성되며 상기 제1 불순물 확산 영역에 인접한 제2 게이트 전극 스페이서 및 상기 제2 불순물 확산 영역에 인접한 제3 게이트 전극 스페이서를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 플로팅 게이트, 상기 제1 게이트 전극, 상기 제2 게이트 전극 스페이서, 그리고 상기 제3 게이트 전극 스페이서는 도핑된 실리콘인 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 제1 절연막은 열산화막이고, 상기 제2 절연막은 산화막-질화막-산화막 또는 질화막-산화막의 다층막이고, 상기 제3 절연막은 기상증착 산화막인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 불순물 확산 영역들은 상기 메모리 셀 양측의 반도체 기판에 상기 메모리 셀에 의해 자기정렬되는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제2 게이트 전극 스페이서 및 상기 제3 게이트 전극 스페이서에는 서로 독립적으로 바이어스 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 메모리 셀에 대한 프로그램 동작은 F-N 터널링 방식으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제 6 항에 있어서,
    상기 메모리 셀에 대한 프로그램 동작은 상기 제1 게이트 전극에는 프로그램 전압(Vpp)을 인가하고, 상기 제2 게이트 전극 스페이서에는 동작 전압(Vcc)을 인가하고, 그리고 상기 제1 불순물 확산 영역, 상기 제3 게이트 전극 스페이서, 상기 제2 불순물 확산 영역 및 상기 반도체 기판에는 접지 전압(0V)을 인가하는 것에 의해 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서,
    상기 메모리 셀에 대한 소거 동작은, 상기 제1 게이트 전극에는 접지 전압(OV)을 인가하고, 상기 반도체 기판에는 소거 전압(Vee)을 인가하고, 그리고 상기 제2 게이트 전극 스페이서, 상기 제3 게이트 전극 스페이서, 상기 제1 및 제2 불순물 확산 영역들은 플로팅 시키는 것에 의해 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서,
    상기 메모리 셀에 대한 읽기 동작은, 상기 제2 불순물 확산 영역 및 상기 반도체 기판에는 접지 전압(OV)을 인가하고, 상기 제1 불순물 확산 영역에는 제1 읽기 전압(Vread)을 인가하고, 상기 제1 게이트 전극에는 제2 읽기 전압(Vread2)을 인가하고, 상기 제2 게이트 전극 스페이서 및 상기 제3 게이트 전극 스페이서에는 동작 전압(Vcc)을 각각 인가하는 것에 의해 이루어 지는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 1 항에 있어서,
    상기 반도체 기판 내에 형성된 제2 도전형의 웰 및 상기 제2 도전형의 웰 내 에 형성된 제1 도전형의 포켓 웰을 더 포함하며,
    상기 메모리 셀 및 상기 불순물 확산 영역들은 상기 제1 도전형의 포켓 웰에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제 10 항에 있어서,
    상기 제2 도전형의 웰은 복수 개의 상기 제1 도전형의 포켓 웰들을 포함하고,
    상기 복수 개의 제1 도전형의 포켓 웰들 각각은:
    k * 8n 개 (여기서, n 및 k는 자연수이고, k는 행렬로 배열된 메모리 셀들 배열에서 행의 개수, 8n 은 열의 개수)의 메모리 셀들을 포함하되,
    상기 제1 게이트 전극은 행 방향으로 연장하여 워드 라인을 형성하고, 상기 제2 게이트 전극 스페이서 및 상기 제3 게이트 전극 스페이서는 행 방향으로 연장하여 각각 제1 선택 라인 및 제2 선택 라인을 형성하고, 상기 제2 불순물 확산 영역은 행 방향으로 연장하여 공통 소오스 라인을 형성하고, 열 방향의 제1 불순물 확산 영역들에 비트 라인이 전기적으로 연결되는 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제 11 항에 있어서,
    상기 메모리 셀들에 대한 프로그램 동작은 F-N 터널링 방식으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제 12 항에 있어서,
    상기 메모리 셀들 중 선택 메모리 셀에 대한 프로그램 동작은:
    상기 선택 메모리 셀의 선택 워드 라인에는 프로그램 전압(Vpp)을,
    상기 선택 메모리 셀에 연결된 선택 비트 라인에는 접지 전압(OV)을,
    상기 선택 메모리 셀의 선택 제1 선택 라인에는 동작 전압(Vcc)을,
    상기 선택 메모리 셀의 선택 제2 선택 라인, 상기 선택 메모리 셀에 연결된 공통 소오스 라인 및 상기 선택 메모리 셀을 포함하는 선택 포켓 웰에는 접지 전압(OV)을 인가하는 것에 의해 수행되는 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제 13 항에 있어서,
    상기 선택 워드 라인 이외의 비선택 워드 라인들은 플로팅 시키고,
    상기 선택 비트 라인 이외의 비선택 비트 라인들에는 동작 전압(Vcc)을 인가하고,
    상기 선택 제1 선택 라인 이외의 비선택 제1 선택 라인들, 상기 선택 제2 선택 라인 이외의 비선택 제2 선택 라인들, 상기 선택 공통 소오스 라인 이외의 비선택 공통 소오스 라인들, 상기 선택 포켓 웰 이외의 비선택 포켓 웰들에는 상기 에는 접지 전압(0V)을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제 10 항에 있어서,
    상기 제1 도전형의 포켓 웰들 중 선택 포켓 웰에 배열된 선택 메모리 셀들에 대한 소거 동작은:
    비트 라인들, 공통 소오스 라인들, 제1 선택 라인들 및 제2 선택 라인들은 플로팅 시키고,
    상기 선택 메모리 셀들에 연결된 적어도 하나의 선택 워드 라인에는 접지 전압(0V)을 인가하고, 상기 적어도 하나의 선택 워드 라인 이외의 비선택 워드 라인들은 플로킹 시키고,
    상기 선택 포켓 웰에는 소거 전압(Vee)을 인가하고, 상기 선택 포켓 웰 이외의 비선택 포켓 웰들에는 접지 전압(0V)을 인가하는 것에 의해 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제 10 항에 있어서,
    상기 메모리 셀들 중 선택 메모리 셀에 대한 읽기 동작은:
    상기 선택 메모리 셀에 연결된 선택 공통 소오스 라인 및 상기 선택 메모리 셀을 포함하는 선택 포켓 웰에는 접지 전압(OV)을 인가하고,
    상기 선택 메모리 셀의 선택 제1 선택 라인에는 동작 전압(Vcc)을 인가하고,
    상기 선택 메모리 셀의 제2 선택 라인에는 동작 전압(Vcc)을 인가하고
    상기 선택 메모리 셀에 연결된 선택 비트 라인에는 제1 읽기 전압(Vread1)을 인가하고,
    상기 선택 메모리 셀의 선택 워드 라인에는 제2 읽기 전압(Vread2)을 인가하 는 것에 의해서 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제 16 항에 있어서,
    상기 선택 공통 소오스 라인 이외의 비선택 공통 소오스 라인들 및 상기 선택 포켓 웰 이외의 비선택 포켓 웰들에는 접지 전압(OV)을 인가하고,
    상기 선택 제1 선택 라인이외의 비선택 제1 선택 라인들에는 접지 전압(0V)을 인가하고,
    상기 선택 제2 선택 라인 이외의 비선택 제2 선택 라인들에는 동작 전압(Vcc)을 인가하고,
    상기 선택 비트 라인 이외의 비선택 비트 라인들에는 접지 전압(OV)을 인가하고,
    상기 선택 워드 라인 이외의 비선택 워드 라인들에는 차단 전압(Vblock)을 인가하는 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제 11 항에 있어서,
    열 방향으로 인접한 메모리 셀들은 그들 사이의 제1 불순물 확산 영역을 공통 드레인 영역으로 공유하는 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 반도체 기판을 준비하고;
    상기 반도체 기판 상에 제1 절연막을 사이에 두고 플로팅 게이트, 제2 절연 막 및 제1 게이트 전극으로 이루어진 적층 게이트 구조를 형성하고;
    제3 절연막을 사이에 두고 상기 적층 게이트 구조 양측벽들 및 상기 기판 상에 제2 게이트 전극 스페이서 및 제3 게이트 전극 스페이서를 형성하여 상기 적층 게이트 구조 및 그 양측벽들 상의 제2 및 제3 게이트 전극 스페이서들로 구성된 메모리 셀을 형성하고;
    상기 메모리 셀 양측의 반도체 기판에 상기 제2 게이트 전극 스페이서에 인접하는 제1 불순물 확산 영역 및 상기 제3 게이트 전극 스페이서에 인접하는 제2 불순물 확산 영역을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  20. 제 19 항에 있어서,
    상기 플로팅 게이트, 상기 제1 게이트 전극, 상기 제2 게이트 전극 스페이서, 그리고 상기 제3 게이트 전극 스페이서는 도핑된 실리콘으로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 형성 방법.
  21. 제 19 항에 있어서,
    상기 제1 절연막은 열산화막으로 형성되고, 상기 제2 절연막은 산화막-질화막-산화막 또는 질화막-산화막의 다층막으로 형성되고, 상기 제3 절연막은 기상증착 산화막으로 형성되는 것 특징으로 하는 비휘발성 메모리 소자 형성 방법.
  22. 제 19 항에 있어서,
    상기 반도체 기판을 준비하는 것은:
    제1 도전형의 반도체 기판에 제2 도전형의 웰을 형성하고;
    상기 제2 도전형의 웰 내에 제1 도전형의 포켓 웰을 형성하는 것을 포함하여 이루어지며,
    상기 메모리 셀 및 불순물 확산 영역들은 상기 제1 도전형의 포켓 웰에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 형성 방법.
  23. 제 22 항에 있어서,
    상기 제2 도전형의 웰 내에 복수 개의 제1 도전형의 포켓 웰들이 형성되고,
    상기 복수 개의 제1 도전형의 포켓 웰들 각각에 k * 8n 개(여기서, n 및 k는 자연수이고, k 는 행렬로 배열된 메모리 셀 배열에서 행의 수이고 8n은 열의 수)의 메모리 셀들 및 이들 메모리 셀들 각각의 양측의 제1 및 제2 불순물 확산 영역들이 동시에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 형성 방법.
  24. 제 20 항 또는 제 23 항에 있어서,
    층간절연막을 형성하고;
    상기 층간절연막을 관통하여 상기 제1 불순물 확산 영역에 전기적으로 접속하는 비트 라인을 형성하는 것을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자 형성 방법.
  25. 제 20 항 또는 제 23 항에 있어서,
    제3 절연막을 사이에 두고 상기 적층 게이트 구조 양측벽들 및 상기 기판 상에 제2 게이트 전극 스페이서 및 제3 게이트 전극 스페이서를 형성하는 것은:
    상기 제3 절연막을 상기 반도체 기판 및 상기 적층 게이트 구조 상에 형성하고;
    상기 제3 절연막 상에 도전막을 형성하고;
    상기 도전막을 전면 재식각하여 상기 적층 게이트 구조 양측벽들 상에만 남기는 것을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자 형성 방법.
  26. 제 19 항에 있어서,
    상기 반도체 기판을 준비하는 것은,
    상기 반도체 기판 상에 상기 제1 절연막을 형성하고;
    상기 제1 절연막 상에 상기 플로팅 게이트를 위한 플로팅 게이트 전극막을 형성하고;
    상기 도전막, 제1 절연막 및 기판의 일부를 식각하여 소자분리를 위한 트렌치를 형성하고;
    상기 트렌치를 절연물질로 채워 소자분리막을 형성하는 것을 포함하는 비휘발성 메모리 소자 형성 방법.
  27. 행렬로 배열된 메모리 셀들;
    상기 메모리 셀들 각각의 양측의 기판에 자기정렬된 소오스 영역들 및 드레인 영역들, 열 방향으로 인접한 한 쌍의 메모리 셀들은 소오스 영역을 공유하고, 행 방향의 공유된 소오스 영역들은 서로 연결되어 공통 소오스 라인을 형성하며; 그리고,
    열 방향의 드레인 영역들에 전기적으로 연결되는 비트 라인을 포함하되,
    상기 메모리 셀들 각각은 반도체 기판 상에 제1 절연막을 사이에 두고 적층된 플로팅 게이트, 제2 절연막 및 컨트롤 게이트로 이루어진 적층 게이트 구조, 그리고 제3 절연막을 사이에 두고 상기 적층 게이트 구조의 양측벽들 상에 자기정렬된 제1 선택 게이트 및 제2 선택 게이트를 포함하되,
    상기 컨트롤 게이트는 행 방향으로 연장하여 워드 라인을 형성하고, 상기 제1 선택 게이트 및 제2 선택 게이트는 행 방향으로 연장하여 각각 제1 선택 라인 및 제2 선택 라인을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자.
  28. 제 27 항에 있어서,
    상기 제1 선택 라인 및 상기 제2 선택 라인에는 서로 독립적으로 바이어스 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  29. 제 27 항에 있어서,
    상기 반도체 기판은 n형 웰에 의해 분리된 복수 개의 p형의 포켓 웰들을 포 함하고,
    상기 p형의 포켓 웰들 각각은:
    2k-1 * 8n 개(여기서, n 및 k는 자연수이고, 2k-1 은 열 방향으로 배열된 메모리 셀 개수이고, 8n 은 행 방향으로 배열된 메모리 셀 개수)의 메모리 셀들 및 이들 메모리 셀들 각각의 양측의 제1 및 제2 불순물 확산 영역들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  30. 제 29 항에 있어서,
    상기 메모리 셀들에 대한 프로그램 동작은 F-N 터널링 방식으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  31. 제 30 항에 있어서,
    상기 메모리 셀들 중 선택 메모리 셀에 대한 프로그램 동작은:
    상기 선택 메모리 셀의 선택 워드 라인에는 프로그램 전압(Vpp)을 인가하고, 상기 선택 워드 라인 이외의 비선택 워드 라인들은 플로팅시키고,
    상기 선택 메모리 셀에 연결된 선택 비트 라인에는 접지 전압(OV)을 인가하고, 상기 선택 비트 라인이외의 비선택 비트 라인들에는 동작 전압(Vcc)을 인가하고,
    상기 선택 메모리 셀의 선택 제1 선택 라인에는 동작 전압(Vcc)을 인가하고, 상기 선택 제1 선택 라인 이외의 비선택 제1 선택 라인들에는 접지 전압(0V)을 인가하고,
    상기 제2 선택 라인들, 상기 공통 소오스 라인들 및 상기 p형 포켓 웰들에는 접지 전압(0V)을 인가하는 것에 의해 수행되는 것을 특징으로 하는 비휘발성 메모리 소자.
  32. 제 30 항에 있어서,
    상기 p형 포켓 웰들 중 선택 포켓 웰에 배열된 선택 메모리 셀들에 대한 소거 동작은:
    비트 라인들, 공통 소오스 라인들, 제1 선택 라인들 및 제2 선택 라인들은 플로팅 시키고,
    상기 선택 메모리 셀들에 연결된 적어도 하나의 선택 워드 라인에는 접지 전압(0V)을, 상기 적어도 하나의 선택 워드 라인들 이외의 비선택 워드 라인들은 플로팅 시키고,
    상기 선택 포켓 웰에는 소거 전압(Vee)을, 상기 선택 포켓 웰 이외의 포켓 웰들에는 접지 전압(0V)을 인가하는 것에 의해 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  33. 제 30 항에 있어서,
    선택 메모리 셀에 대한 읽기 동작은:
    공통 소오스 라인들, 그리고 상기 p형 포켓 웰들에는 접지 전압(OV)을 인가하고,
    상기 선택 메모리 셀의 선택 제1 선택 라인에는 동작 전압(Vcc)을, 상기 선택 제1 선택 라인 이외의 비선택 제1 선택 라인들에는 접지 전압(0V)을 인가하고,
    제2 선택 라인들에는 동작 전압(Vcc)을 인가하고
    상기 선택 메모리 셀에 연결된 선택 비트 라인에는 제1 읽기 전압(Vread1)을, 상기 선택 비트 라인 이외의 비트 라인들에는 접지 전압(OV)을 인가하고,
    상기 선택 메모리 셀의 선택 워드 라인에는 제2 읽기 전압(Vread2)을, 상기 선택 워드 라인 이외의 비선택 워드 라인들에는 차단 전압(Vblock)을 인가하는 것에 의해서 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  34. n형 웰 및 상기 n형 웰 내에 형성된 p형 포켓 웰을 포함하는 p형 반도체 기판;
    제1 절연막을 사이에 두고 상기 p형 포켓 웰 상에 형성된 플로팅 게이트, 제2 절연막 및 컨트롤 게이트로 이루어진 적층 게이트 구조;
    상기 반도체 기판 및 상기 적층 게이트 구조 상에 형성된 제3 절연막; 및
    상기 제3 절연막을 사이에 두고 상기 적층 게이트 구조 양측벽들 상에 자기정렬된 제1 선택 게이트 및 제2 선택 게이트;
    상기 제1 및 제2 선택 게이트 양측의 p형 포켓 웰에 각각 자기정렬된 n형 드레인 영역 및 n형 소오스 영역을 포함하는 것을 특징으로 하는 비휘발성 메모리 소 자.
  35. 제 34 항에 있어서,
    상기 제1 선택 게이트 및 상기 제2 선택 게이트에는 서로 독립적으로 바이어스 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  36. 제 34 항에 있어서,
    상기 메모리 셀에 대한 프로그램 동작은 상기 컨트롤 게이트에는 프로그램 전압(Vpp)을, 상기 제1 선택 게이트에는 동작 전압(Vcc)을, 그리고 상기 드레인 영역, 상기 제2 선택 게이트, 상기 소오스 영역 및 상기 p형 포켓 웰에는 접지 전압(0V)을 인가하는 것에 의해 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  37. 제 34 항에 있어서,
    상기 소오스 영역 및 상기 p형 포켓 웰에는 접지 전압 OV를, 상기 드레인 영역에는 제1 읽기 전압(Vread1)을, 상기 컨트롤 게이트에는 제2 읽기 전압(Vread2)을, 상기 제1 및 제2 선택 게이트들에는 동작 전압(Vcc)을 각각 인가하는 것에 의해 상기 플로팅 게이트에 저장된 전하 유무를 감지하는 것을 특징으로 하는 비휘발성 메모리 소자.
  38. 반도체 기판에 행렬로 배열된 복수 개의 플로팅 게이트 전극들;
    각각이 행 방향의 복수 개의 플로팅 게이트 전극들 상부를 달리는 복수 개의 워드 라인들;
    각각의 워드 라인 양측벽 및 그 하부의 플로팅 게이트 전극들 양측면들 상에 자기 정렬된 제1 선택 라인 및 제2 선택 라인;
    제1 선택 라인들 외측의 반도체 기판에 형성된 드레인 영역들;
    각각이 대응하는 열 방향의 드레인 영역들에 연결되며 상기 워드 라인에 직교하는 복수 개의 비트 라인들;
    제2 선택 라인들 외측의 반도체 기판에 형성된 소오스 영역들을 포함하되,
    행 방향의 소오스 영역들은 서로 연결되어 공통 소오스 라인을 형성하며,
    상기 반도체 기판은 복수 개의 포켓 웰을 포함하고, 상기 복수 개의 포켓 웰 각각은 k * 8n 개 (여기서, n 및 k는 자연수이고, k는 행렬로 배열된 플로팅 게이트 전극들 배열에서 행의 개수, 8n 은 열의 개수)의 플로팅 게이트 전극들을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  39. 제 38 항에 있어서,
    열 방향의 인접한 메모리 셀들은 그들 사이의 드레인 영역을 서로 공유하는 것을 특징으로 하는 비휘발성 메모리 소자.
  40. 제 38 항에 있어서,
    상기 메모리 셀에 대한 프로그램, 소거 및 일기 동작들에서 상기 제1 선택 라인 및 상기 제2 선택 라인에 서로 독립적으로 바이어스 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 소자.
  41. 제 38 항에 있어서,
    상기 메모리 셀에 대한 프로그램 동작은 F-N 터널링에 의해서 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
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