TWI291749B - Nonvolatile memory devices and methods of forming the same - Google Patents

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TWI291749B
TWI291749B TW094130837A TW94130837A TWI291749B TW I291749 B TWI291749 B TW I291749B TW 094130837 A TW094130837 A TW 094130837A TW 94130837 A TW94130837 A TW 94130837A TW I291749 B TWI291749 B TW I291749B
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Jeong-Uk Han
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Description

1291749 17839pif.doc 九、發明說明： 【發明所屬之技術領试 =明是_半導體元件及其形成方法 針對非揮發性記憶體元件及其形成方法。 j憶體可分成兩種主要綱·揮發性的及非揮發性 憶體，即使當其電源被中斷時，其仍保持儲發性記 種類：常丄r揮發性記憶體元件之記憶胞結構可分類為兩 種類別，思即，-分離閘極結構及 中說明-習知堆疊間極記憶胞。如圖丨所示 15及一控制閘極19順序地堆疊於一基才反u上。^ 化層13爽於基板n與浮動閘極15之間，且一阻 17夾於洋動閘極15與控制閘極19之間 ^曰 接合_1D配置於該堆疊閑極結構二^基^ 中。在该堆璺閘極記憶胞中，通道埶載子、、主 ^ 用於^極區域2m之側面處執行i程式設計 = 源極區域21S之侧面處執行操(=)= 已被廣泛地使用。 因此’此等堆疊閑極單元 眾所周知，堆疊閘極單元遭受 應。當-浮動開極在堆㈣極記憶胞處 1291749 17839pif.doc ^放：' 會發生該些過抹除效應。因為過度放電之記憶 壓具有負值’所以即使當未選擇該記憶胞時， w p田將—讀f1電壓施加至一控制閘極時，電流仍會 流動。 、產生兩種類型之記憶胞以消除過抹除效應。一種類型 f兩^體記憶胞，且另—類型為分離閘極記憶胞。圖2 Π兒明白知兩電晶體記憶胞，其中另外採用一與習知堆疊 Τ極記憶胞10間隔分離之選擇電晶體2G。在堆疊閘極記 憶胞10處進行程式及抹除。當未選擇記憶胞10時，一選 擇閘極15s抑制由該記憶胞之一過度放電之浮動閘極15 所引起的洩漏電流。然而，就此兩電晶體記憶胞結構而言， 因為在堆疊閘極記憶胞10與選擇電晶體20之間存在一雜 質擴散區域21D，所以在達成記憶體元件之高整合時存在 困難。. 圖3說明一習知分離閘極記憶胞30,其中圖2之選擇 閘極15s及堆疊閘極記憶胞之控制閘極併入於一控制閘 • 極39中。控制閘極39之一部分形成於一基板11上方。_ 絕緣層33a被插入而沒有一浮動閘極35之介入。意即，在 堆豐閘極下方存在兩個分離通道43cl及43c2。當關閉控 制閘極39時，配置於控制閘極39下方之選擇閘極通道 43cl防止來自配置於過度放電之浮動閘極35下方之浮動 閘極通道43c2的洩漏電流。然而，分離閘極記憶胞之特徵 為程式設計效率，且需要相對高之汲極電壓。在一分離閘 極記憶胞中，有必要的是，配置於控制閘極39下方之選擇 1291749 17839Pif.d〇c T通道43Gl_持在-缺錢。此可導致在控制閘極 之形成顧之對料良，具有傾向於更小半導體元 破的傾向。 訂 【發明内容】 本發明之例樣貫施例係針對—種具有彳、㈣憶胞之 =發性記«元件及其形成方法。在本發明之各種例示 貫施例中’該非揮發性記憶體元件藉由使用f_n穿隨來 1程式及抹除操作，且包含—堆疊閘極結構及第一與 一璉擇閘電極。 、 =本發明之-例報實施例，堆㈣極結構包含順 極笛ί於Γ半導體基板上之—浮動閘電極及—控制閘電 上第二，間電極在該堆疊問極結構之相對侧壁 2ΓΓ :弟—絕緣層插人於該堆疊閘極結構與該基 板之間。F_N祕在該第—絕緣層處發生。—第二絕 插入於該浮動閘電極與雜制閘電極之間。三: 插入於該些選擇閘電極與該堆疊士 = 擇問電極與該基板之間。 在雜選 根據本發明之-例示性實施例，在 件中’選擇閑電極在堆疊間電極之相對側== ^少該非揮發性記憶體元件之尺寸。歸因於該些選擇閑電 極，過抹除效應得以避免。一第一 ;質擴散區域配置於第-及第二閉電極外 二 。意即，該== 構及U閘極配置於該第—雜f擴散區域與該第二雜 8 1291749 17839pif.doc 貝擴散區域之間。因此，-通道區域形成於—在該堆疊間 極結構及該些選擇閘電極下方的基板中。 一位元線連接至該些雜質擴散區域之一者（例如，第 -雜質擴散區域或汲極區域>在本發明之—例示性實施例 中，將第-雜g擴散區域配置成鄰近於第—選擇閘電極， 且將第二雜質擴散區域（源極區域）配置成鄰近於第 擇閘電極。 '
較佳地，半㈣基板包含在-N型井中彼此間隔分鄭 之稷數個P型凹井（pGeket well)。複數個記憶胞排列於低 別p型凹井中。—控制閘電極在_列方向中擴展以形成一 字線。第-與第二選擇谓極分縣1方向擴展以形成 第-與第二選擇線。第二雜質擴散_在—财向中擴= ”公共同源極線。—行方向之第—雜質擴散(、汲 極區域）電性連接至一位元線。 队 在本發明之-例示性實施例中，鄰近記憶胞之第 質擴散區域彼此鄰近，且鄰近記憶胞之筮— ^ 彼此鄰近。鄰近第一雜質擴散區域可形玆;:=^ 同凹井中。類似地，鄰近第二雜質擴散區二 凹井或不同凹井中。 -飞形成於相同 在本發明之各種例示性實施例中，每—p ^ —
意胞’其中…係正签數’,係二= (matnx Of rows and columns )排列之浮動閘電極 的列數，且8 η係其排列中之行數。第—及第二排歹J f 域配置於個別記憶胞之相對侧面處。配置於= J 9 I29l749fd〇c 鄰近源極區威（第一雜質擴散區域）可形成於不同凹井或 相同凹井中。鄰近沒極區域之形成可類似於源極區域，如 上文所述。 若該些鄰近〉及極區域形成於相同凹井中，則每一 p型 凹井可包含2k*8n個記憶胞，其中n及k係正整數，妙係 列數，且8n係行數。第一及第二雜質擴散區域配置於個別 記憶胞之相對侧面處。意即，交叉P型凹井之字線的數目 為2k-1，且交叉P型凹井之位元線的數目為8n。配置於行 • 方向中之鄰近源極區域（第一雜質擴散區域）可形成於不 同凹井或相同凹井中。 根據本發明之一例示性實施例，在一記憶胞陣列中， 一用於特定圮丨思胞之程式化操作係藉由以下步驟來進行： 將一程式化電壓施加至一連接至選定記憶胞之選定字線並 浮動除忒遠疋子線之外的未選定之字線；將一操作電壓施 加至第一選擇線；將一接地電壓施加至第二選擇線，將一 接地電壓施加至-連接至該選定記憶胞之選定位元線，並 ⑩將了操作電壓施加至除該選定位元線之外的未選定之位元 線；及將一接地電壓施加至共同源極線及凹井。因此，強 電ΐ被f至選定記憶胞之浮動間電極下方的通道區域， 使得電荷藉由F_N穿隧經由該特定記憶胞之第—絕緣層而 積聚至該浮動閘極。 方面’在除選定記憶胞之外之未敎之記憶胞的 ^閘極下方的電場受基於未選定之位元線的操作電壓影 s。因此’未進行-用於該些未選定之記憶胞的程式。 1291749 17839pif.doc 可為位元組資料或扇區資料（sect〇r_data)進行根據本 魯明之各種例示性實施例的抹除操作；意即，可為形成於 凹井中之位植記憶胞或扇區記憶胞進行該抹除操作。將 -接地電壓GV施加至-連接至待抹除之位元組記情胞或 扇區記憶胞（選定記憶胞）的敎字線， 該 字線之外的未選定之字線。將—抹除電壓Vee施加至= 含選定記憶胞之凹井，且將—接地電壓施加至其它 此外’浮動第—選擇線、第二選擇線、共同源極線及位元 線。因此’歸因於F_N ?隨，儲存於未選定之記憶胞之浮 動閘電極中的電荷經由第—絕緣層而被發射至凹井。 舉例而言，若一 P型凹井包含W個記憶胞（8個吃 憶胞配置於-列方向中）’則可進行丨位元組之抹除操作。 假定P型凹井包含2*8個記憶胞（8個記憶胞配置於 方向中且2個記憶胞配置於一行方向中）。在此假定下吖 型凹井之2個記憶胞行係藉由不同字線來控制。因此，若 相同凹井之字線皆被接地，财接至—接地字線之8個記 憶胞被抹除。意即，進行1位元組的抹除操作。 根據本發明之-例示性實施例，為了執行一用於讀出 儲存於-特定記憶胞（選定記憶胞）中之資訊的讀取操作， 將-接地電壓GV施加至共同源極線及凹井。將第一讀取 電壓Vreadl施加至-連接至該敎記憶胞之選定位元 線’且將-接地電壓施加至除該選定位元線之外的未選定 之位元線。將一第二讀取電壓Vread2施加至一連接至該選 定纪憶胞之選定字線，且將一阻擋電壓Vbl〇ck施加至除該 1291749 17839pif.doc 選定字線之外的未選定之字線。將一操作電墨施加至該選 定記憶胞之第一選擇線，且將一接地電壓施加至除該選定 第-選擇線之外的未選定之第一選擇線。將一操作電歷施 加至一第二選擇線。 立在本發明之另一例示性實施例中，提供一非揮發性記 $體元件，其包含以，行矩_狀記憶胞、及形成於 —配置於該些記憶胞之相對側面處之基板t的源極/没極 區域。 在本發明之各種例示性實施例中，每一記憶胞包含·· 一形成於一半導體基板上之堆疊閘極結構，其中一第一絕 緣層插入於該堆疊閘極結構與該半導體基板之間；一第一 遥擇閘極，及一第二選擇閘極。該堆疊閘極結構包含一浮 動閘極、一第二絕緣層及一控制閘極，其以此次序堆疊。 忒第一及邊第二選擇閘極在該堆疊閘極結構之相對側壁上 自行對準。配置於一列方向中之記憶胞之控制閘極經連接 以形成一字線，且配置於一列方向中之第一選擇閘極經連 φ 接以形成一第一選擇線。另外，配置於一列方向中之第二 選擇閘極經連接以形成一第二選擇線。 配置於一行方向中之一對鄰近記憶胞之源極區域彼此 鄰近’且配置於一行方向中之一對鄰近記憶胞之汲極區域 彼此鄰近。配置於一列方向中之源極區域經連接以形成一 共同源極線。配置於一行方向中之没極區域電性連接至一 位元線。 在本發明之另一例示性實施例中，提供一種形成一非 12 1291749 17839pif.doc
在一形成一非揮發性記憶體元件之例示性方法中，第 一及第二閘電極間隙壁在堆疊閘極結構之相對侧壁上自行 對準。因此，減少記憶胞之尺寸以形成高密度整合之非揮 發性記憶體元件。 【實施方式】 揮發性記憶體元件之方法。該方法包括：製備—第一導 性類型之—半導體基板；在該第—導電性類型之基板上形 成一堆疊閘極結構’其中—第—絕緣層插人於該堆疊閘極 結構與《板之間，該堆4閘極結構包含—電荷儲存層、 -第二絕緣層及一第一閘電極；在該堆疊閘極結構之：對 侧壁及該半導體基板上形成―第二閘電極間隙壁及三 閘電極_壁，以形成—包含輯疊酿結構及該堆疊閑 極結構=相對側壁上之第二與第三電極間隙壁的記憶胞， 其中弟一、、’巴、、彖層插入於该堆®閘極結構與該半導1^美杯 之間；及在-半導縣板细彡絲置於該記憶胞之^側 面處之-鄰近於該第二閘電極間隙壁之第—雜質擴散區域 與一鄰近於該第三閘電極間隙壁之第二雜質擴散區域。
在下文中現將參看隨附圖式來更充分地描述本發明， 在該些圖式中展示了本發明之較佳實施例。然而，本發明 可以不同形式來體現且不應被理解為限於本文所陳述之實 施例。相反，提供此等實施例以使得此揭示内容將為全面 並完整的’且將充分地向熟悉此項技術者傳達本發明之範 疇。在該些圖式中，為了清晰起見，誇示了層及區域之高 度。亦應暸解’當一層被稱為在另一層或基板“上，，（〇n) 13 1291749 17839pif.doc %，其可直接在另_層或基板上，或亦可存在介入層。貫 穿該些圖之描述，相同的數字指示相同的元件。 圖4及圖5係根據本發明之一實施例之單位非揮發性 記憶胞之橫戴面圖。具體言之，圖4為沿一位元線方向所 獲取之橫截面圖，且圖5為沿一字線方向所獲取之橫截面 圖。 一如圖4及圖5中所說明，一非揮發性記憶胞MC11包 含一堆疊閘極結構Π8及第一選擇閘極I2la與第二選擇閘 極121b。堆宜閘極結構形成於一基板之一活性區域⑺7 上，其中第一絕緣層111插入於該堆疊閘極結構與該基 板之間。第一選擇閘極121&及第二選擇閘極12沁在堆疊 閘極結構118之相對側壁上間隔成形並自行對準.，其中一 第三絕緣fj19插入_第一選擇閘極與該第二選擇閘極 >之間。堆疊閘極結構118包含一浮動閘極113、一第二絕 緣層II5及一控制閘極m。因此，根據本發明之一例示 , t,p , •極117、第一選擇閘極121a及第二選擇閘極121b。如圖4 中所示，第-雜質擴散區域123D及第二雜質擴散區域 123S配置於第-選擇閑極121a及第二選擇閘極丨⑽外部 的基板中；意即，堆疊閘極結構118及第一選擇閘極121& 與第二_閘極121b配置於第一雜質擴散區域12犯與第 二雜質擴散區域123S之間。因此，通道區域1Q5—cl形成 於一在堆疊閘極結構118下方的基板中，且通道區域 105—c2與105—c3分別形成於在第一選擇閘極121&及第二 14 39pif.doc 丄291749 17839pi 、擇閘極121b下方的基板中。 圖4及5中所示之第 其中電荷之穿隧（F-N穿-111係—穿隨絕緣層 二第-絕緣層m包括熱氧 式及抹除操作條件之合^考慮到 入於浮動閘極113與控制閘極m ^^層115係一插 謂的用以阻擒流經其間 之，的、、讀層’且係所 而言，第擋絕緣層。舉例 物二以 閘極121a及第1擇門^；9 = 1 將第一選擇 擇1⑽堆疊閘極結構n8及基 r &域107電性絕緣。舉例而言，第三絕緣層ιΐ9 匕使用化學氣相沉積（CVD)而形成之氧化物。應瞭解， 用於形成該氧化物之任何方法應適於實施本發明。 基板之活性區域1〇7包含一形成於塊體p型基板1〇1 處之N型井1〇3、及一形成於N型井103中之p型井1〇5。 N型井103可包含複數個p型凹井105，稍後在此工作中 將詳細地對其進行描述。 每一 P型凹井包含k*8n個記憶胞（η及k係正整數， k為列數，且8n為行數）及配置於個別記憶胞之相對侧面 處的第一與第二雜質擴散區域。較佳地，列（k為正整 數）及8n行（η為正整數）之記憶胞可配置於個別p型凹 井105處。意即，2^^811個記憶胞可配置於該些個別Ρ型 凹井處（η及k為正整數，21^1為排列於一列方向中之記憶 胞的數目，且8n為排列於一行方向中之記憶胞的數目）。 15 1291749 17839pif.doc 因此，若將一合適偏壓施加至p型凹井1〇5， 元組抹除或扇區抹除。 、 ^ 第一雜質擴散區域123D及第二雜質擴散區域12%配 置於=憶胞MC11之相對側面處之基板之活性區域1〇7 中，意即，在P型凹井1〇5中。第一雜質擴散區域mD 係配置於第-選擇閘極121a之外部，且第二雜f擴散區域 123S係郇近於第一選擇閘極121b之外部。雜質擴散區域 123D及123S可與選擇閘極121&及121b部分地重疊。 馨‘ 一位元線129電性連接至第一選擇閘極121a外部的，第 一雜質擴散區域123D。 因為記憶胞MC11之第一選擇閘極121a及第二選擇閘 極121b係在堆疊閘極結構118之相對側壁上間隔成形並自 行對準，所以記憶胞MC11具有一小尺寸以佔據一小區域。 記憶胞MC11之程式及抹除係藉由使用F_N穿隧而經 、由第一絕緣層111來進行。 根據本發明之一例示性實施例，對於程式化操作而 • 言，將一程式化電壓Vpp施加至控制閘極117，將二撫作 電壓Vcc施加至第一選擇閘極121a，並將—接地電壓7"〇 乂 施加至汲極區域123D、第二選擇閘極咖及源^區域 123S。因此，電荷自p型凹井105被注入至浮動閘極ιΐ3 中，使得一記憶胞具有（例如）一第一臨限電屢。 根據本發明之一例示性實施例，對於抹除操作而古， 將一接地電壓0V施加至控制閘極117,將—抹除電舞°Vee 施加至P型凹井1〇5，且浮動第一選擇閘極1212、^二= 16 1291749 17839pif.d〇c 擇閘極121b、源極區域123S及汲極區域123D。因此，儲 存於浮動閘極113中之電荷被發射至p型凹井1〇5，使得 δ己憶胞具有（例如）一第二臨限電壓vth2。 —根據本發明之一例示性實施例，對於讀取操作而言， 將一接地電壓ον施加至源極區域123S&P型凹井1〇5， 將一第一讀取電壓Vreadl施加至汲極區域123D，將一第 二讀取電壓Vread2施加至控制閘極117，並將一操作電壓 Vcc施加至第一選擇閘極121a及第二選擇閘極12沁。 應瞭解’一程式化記憶胞之第一臨限電壓Vthi及一抹 除程式單元之第二臨限電壓Vth2可具有各種值。施加至控 制，極117之第二讀取電壓Vread2可具有一介於第一臨限 電壓Vthl與第二臨限電壓Vth2i間的值。舉例而言，若 程式化記憶胞之第一臨限電壓為5 v且抹除記憶胞之臨、限 電壓為1 V，則施加至控制閘極117之第二讀取電壓Vread2 可具有一介於1 V與5 V之間的值，例如，大約3 v。若 第一臨限電壓為2 V且第二臨限電壓為_2 v，則第二讀取 • 電壓Vread2可具有一介於-2V與2V之間的值，例如，大 約0 V。 舉例而言，若記憶胞MCI 1被程式化，則記憶胞MCI 1 之臨限電壓，意即，堆疊閘極結構118具有第一臨限電壓。 因此’當將第二讀取電壓Vread2施加至控制閘極117、將 第一讀取電壓Vreadl施加至汲極區域123D、將接地電壓 施加至源極區域123S並將操作電壓Vcc施加至第一選擇 閘極121a及第二選擇閘極121b時，可在一讀取操作條件 17 1291749 17839pif.doc 下產生一通道。另一方面，若記憶胞MC11被抹除，則記 憶胞MCI 1之堆疊閘極結構118具有第二臨限電壓。因此， 在如上文所述之相同讀取操作條件下，在選定記憶胞 MC11之源極區域123S與汲極區域123D之間產生一通 道。因此，記憶胞MC11可具有不同之臨限電壓以儲存二 進位資訊。 圖6A為圖4及圖5中所說明之單位記憶胞MC11之 俯視圖。圖6B說明圖6A之單位記憶胞以鏡面對稱重複排 列之例示性單元排列。如圖6B中所說明，記憶胞 MCll-MCln、MC21-MC2n、…及 MCml-MCmn 排列於一 列方向（X軸線或字線方向）及一行方向（y軸線或位元線 方向）中。參看圖6A及圖6B，活性區域107係藉由元件 隔離區域109來界定。在一水平方向（列方向）中擴展之 活性區域部分將連接至排列於一列方向中之鄰近源極區域 123S。一堆豎閘極結構配置於一在一垂直方向（行方向） 中擴展之活性區域部分處。 鲁 複數個字線WL—1至WL一m (控制閘電極）係與在垂 直方向（y轴線方向）中擴展之活性區域1〇7成直角，在χ 轴線方向（列方向）中運行。複數個位元線BL_1至BL_n 糸/、子、、泉成直角，同時在活性區域1 〇7上方運行以經由 一位凡線接點128而電性連接至汲極區域123D。 一第二絕緣層115、一浮動閘極113及一第一絕緣層 111配置於每一字線與一基板之間。浮動閘極113、第二絕 緣層115及字線（控制閘極）117構成堆疊閘極結構ιΐ8 18 1291749 17839pif.doc (見圖4及圖5)。在每一字線之相對側面處，第一選擇線 121a及第二選擇線121b係與字線Π7並列。舉例而言， 參看圖6B，第一選擇線SL一 11及第二選擇線SL_12在字 線WL一 1之相對側面處運行。第一選擇線SL—11與第二選 擇線SL—12分別對應於如圖4與圖5中所說明之第一選擇 閘極121a與第二選擇閘極121b。汲極區域123D配置於第 一述擇線SL—11至SL一ml外部的基板中，且源極區域123S 配置於第二選擇線SL一12至SL—m2外部的基板中。
排列於相同行處之汲極區域123D電性逹接至相同位 元線。參看圖6B，在記憶胞中，電性連接配置於一行方向 I之兩個鄰近源極區域123S，且電性連接配置於 中之鄰近源極區域咖，以藉由 ;J 性區域部分來形成一共同源搞錄rcT /门％展之活 123D電性連接至相同位元線。、。相則了之沒極區域 視如何形成一 P型共 近没極區域及源極區域可配置於一打方向中之鄰 中。意即，配置於_行2於相同p型凹井或不同凹井 同P型凹井或不同凹井:中之鄰近源極區域可形成於相 置於一列方向中之作然而，在兩種情況下，連接配 CSL。類似地，配置原極區域以形成一共同源極線 於相同凹井或不-凹并中行方向中之鄰近汲極區域可形成 鄰近汲極區域形成於相同;，佳地，配置於一行方向中之 在未發明之例示性實:：：井處。 個記憶胞（n&k係、51中，一 P型凹井包含Jc*8n 正數，k為列數，且8n為行數）。較 19 1291749 if.doc 17839p 佳地’排列於一列方向（字線方向）中之8n個記憶胞（n 係正整數）及排列於一行方向中之2k-i個記憶胞（k係正 整數）可配置於一 p型凹井中。意即，一 p型凹井可包含 2 8n個記憶胞（n及k係正整數，2k_1係排列於一行方向 中之記憶胞的數目，且8n為排列於一列方向中之記憶胞的 數目）。 在下文中，將參看圖7A、圖7B、圖8A及圖8B來描 述P型凹井中記憶胞之一例示性排列。 圖7A及圖8A為沿圖6B之線Ι-Γ所獲取之橫截面圖， 其說明根據本發明之一例示性實施例之記憶胞。圖7B及 圖8B為沿圖6B之線ΙΙ-ΙΓ所獲取之橫截面圖，其說明根 蟑本發明之一例示性實施例之記憶胞。 圖7A及7B說明一例示性記憶體排列，其中包括2列 及8行之16個記憶胞形成於一p型凹井中。圖8A及圖8B 說明一例示性記憶體排列，其中包括4列及8行之32個記 憶胞形成於一 P型凹井中。 參看圖7A及圖7B，在一列方向中之8個記憶胞及在 一行方向中之2個記憶胞（例如，記憶胞MCI 1至MC18 及MC21至MC28)形成於相同P型凹井中。意即，兩字 線交叉一 p型凹井。在一記憶胞中，配置於一行方向中之 兩個鄰近源極區域共用一活性區域，但形成於不同p型凹 井中。另一方面，配置於一行方向中之兩個鄰近汲極區域 形成於相同P型凹井中。在記憶胞之此排列中，1位元組 資料或2位兀組資料可在一 1 未除操作中被抹除。儘管一單 20 1291749 17839pif.doc 兀之兩個鄰近源極區域形成於不同凹井中，但是較佳的是 口玄ik源極區域係藉由一區域互連（l〇cal interc〇nnecti〇n) 而電性連接。 參看圖8A及圖8B，在一列方向中之8個記憶胞及在 一打方向中之4個記憶胞（意即，記憶胞MC11至MC18、 MC21 至 MC28、MC31 至 MC38 及 MC41 至 MC48)形成 於相同P型凹井中。意即，四字線交叉一 p型凹井。在此 情况下，將一合適之偏壓施加至凹井中之個別字線，以抹 瞻除1位to組貧料、2位元組資料、3位元組資料或4位元紙 資料。 圖9為一例示性記憶胞陣列之等效電路圖，其中2列 及8行之土憶胞（意即，16個記憶胞）形成於一 p型凹井 中。在下文中，將參看圖9來描述一用於記憶胞排列之操 作條件。如圊9中所說明，複數個字線WLJ至饥―㈤在 -列方向巾運行，且複數個位元線在—行方向巾運行。在 個，字線之相對侧面處，第一選擇字線SLJ1至SL_mi •及第二選擇線SL-12至SL—m2與該字線並行地運行。一 位元線電性連接至第一選擇線SLJ1至SL—ml外部的汲 極區域。、連接第二選擇線SL〜12至SL-m2外部的源極區 域以开^成一共同源極線CSL。一p型凹井具有2列及$行 之16個記憶胞。意即，兩字線交叉一凹井，意即，字 WL一 1 及 WL_2 交叉一凹井 p-weii 1。 在下文令，根據本發明之一例示性實施例，將描述用 於一列及一行之記憶胞MC11的程式及讀取操作及一用於 21 1291749 17839pif.doc 凹井Ρ-Well—l中8個記憶胞（意即，MC11至MC18)之 1位元組抹除操作。下表展示一用於此例示性記憶胞排列 之操作條件。 [表1] 程式 抹除 讀取 BL 選定BL 0 V 浮動 Vreadl 未選定之BL Vcc ον SL 1 選定SL_1 Vcc 浮動 Vcc 未選定之SL 1 ον ον WL 選定WL Vpp ον Vread2 未選定之WL 浮動 浮動 Vblock SL 2 選定SL 2 ον 浮動 Vcc 未選定之SL 2 CSL 選定CSL ον 浮動 0 V 未選定之CSL 凹井 選定凹井 ον Vee ον 未選定之凹井 ον (程式化操作) 根據本發明之一例示性實施例，為了程式化一選定記 憶胞MC11，將一程式化電壓Vpp施加至第一列之字線 WL_1 (選定字線），且浮動其它字線WL_2至WL—m (未 選定之字線）；將一接地電壓0 V施加至第一行之位元線 BL_1 (選定位元線），且將一操作電壓Vcc施加至其它位 元線BL_2至BL_n(未選定之位元線）；將一操作電壓Vcc 施加至第一列之第一選擇線SL_11 (選定第一選擇線），且 將一接地電壓〇 V施加至其它選擇線SL_21、…及SL_ml (未選定之第一選擇線）；將一接地電壓〇V施加至一包含 選定記憶胞之選定凹井及除該選定凹井之外的未選定之凹 22 1291749 17839pif.doc 井；將-接地電壓ον施加至一連接至選定記憶胞之選定 /、同源極線CSL及除该選定共同源極線之外的未選定之 共同源極線CSL ;及將-接地電壓〇 ν施加至選定記憶胞 之遠定第二選擇線SL—12及除該選定第二選擇線之外的未 選定之第二選擇線SL_22、…及SL_m2。 舉例而言，程式化電壓可為約15伏特至約2〇伏特。 操作電壓Vee具有-足以射第—卿閘極下方之通道的 值例如’大約3·5伏特。應瞭解’程式化電壓及操作電 壓可隨不同設計而變化。 如先所述，为別將程式化電壓yep、接地電壓及操 作電壓Vcc施加至選定字線乳―卜選定位元線见」及 延定第-轉線SL—U。因此，在選定記憶胞MC11之浮 動閘極下方誘發-強電場以服F_N穿隧。歸因於該仰 牙隧’連接至選定字線WL—1之選定記憶胞MC11被程式 化。然而’ @為將操作電M Vee施加至未選定之位元線 BL-2至BL一n且將操作電壓Vcc施加至第一列之選定第一 #選擇線，所以將操作電壓Vcc傳輸至該第一列之未選定之 記憶胞MC12至MCln，以削弱對應未選定之記憶胞·2 至MCln之浮動閘極下方的電場。因此，除選定記憶胞 MC11之外’第一列之未選定之記憶胞MC12至MCln未 被程式化。因此，未發生一程式干擾，意即，由選定字線 WL 一 1所引起之字線干擾。 因為將接地電壓施加至選定第二選擇線SL—12，所以 叙讀胞MC11未受到共用選定共同源極線CSL之其它 23 1291749 17839pif.doc §己憶胞影響。因為浮動未選定之字線WL—2至WL m 以儘管將選定位元線BL—丨接地且將接地電壓施加至未選 定之第-選擇線SL—21ML_ml(即使將操作電墨施加至 未選定之第-選擇線），但是未在第一列之 MC21至MCml的浮動閑極下方誘發強電場。另外^為 洋動未敎H㈣L—2至WL_m且賴
n，所以未選定之記憶胞J 至 MC2n、MC32 至 MC3n、 a ^λγ ^ 式化。 主默3η ...及MCm2至MCmn未被程 (抹除操作） <1位元組之抹除操作> 根^發5-例示性實施例’將—抹除電壓Vee施 力至叔凹井p_welu ’且將—接地電 =井之外的未選定之时。將接地鹤GV施加 接至選定記憶胞MC11至MC18之選定字線WL i， 動之字線WL—2至WL—m。浮動其它端子—，' (選定及未選定之)位元線、(選定及未選定之）第： 線、（選定及未選定之）第二選擇線及（敎及 之 共同源極線。在本發明之一Μ##杂 、 具有與程式化電壓之值相同㈣中’抹除電壓可 在上述操作條件下，發射儲存於選定凹井p_w们中 r個=憶胞（意即’第-列之8個記憶胞MC11至顧8 中之電何讀行1位元組之抹除操作 則—i中鄰近於選定記憶胞則至MC18:3 24 1291749 17839pif.doc 記憶胞MC21至MC28,浮動未選定之字線WL_2至WL 且將未選定之凹井接地（GV)。@為浮動連接至形成於= 同凹井P-WellJ中之第二列之8個記憶胞MC21 SMC28 的未選定之字線WL_2，所以不進行一用於此等記憶胞之 抹除操作。然而，若將接地電壓施加至選定字線WL 1以 及未選定之字線WL_2，則可進行2位元組之抹除操'作， 如下文將加以描述。 _ <2位元組之抹除操作〉 根據本發明之一例示性實施例，將一抹除電壓Vee施 加至一選定凹井P-WeU-i，且將接地電壓〇 v施加至選定 位=線WL一 1及WL一2。浮動共同源極線CSL、第一與第 二選擇線及位元線。因此，發射儲存於選定凹井p_Wdl工 中之16個記憶胞（意即，第一列之8個記憶胞MC11至 MC18及8個記憶胞MC21至MC28)中之電荷以執行2 位兀組之抹除操作。為了防止抹除鄰近於選定記憶胞 MC11至MC18及MC21至MC28的未選定之記憶胞，浮 _動未選定之字線WL-3至WL—m且將未選定之凹井接地（〇 V)。如先前所述，視如何形成一凹井而定，可進行各種位 元組或扇區資料之抹除操作。 (讀取操作） 在下文中’將描述根據本發明之一例示性實施例之一 用於選定記憶胞MC11的讀取操作。將第一讀取電壓 Vre>adl施加至第一行之選定位元線BL_1，並將接地電壓〇 V轭加至未選定之位元線BL—2至BL n。將操作電壓Vcc 25 1291749 17839pif.doc 施加至第一列之第一選擇線 加至未選定之第一線SL-U ’並將接地電壓〇 v施 壓Vread2施加至選定字線至SL-ml°將第二讀取電 施加至未選定之字線WL、2 =1 ’並將阻擋電壓亀ck 加至第二選擇線SL 12至 將操作電壓Vc(^ 至其它端子H凹井j/12，11·地電壓GV施加 楚一，」井及共同源極線CSL。 弟一躓取電壓V d Α 具有一中間值，意即，一介於一
ί式化義|之_電壓 壓Vth2之間的平均值雜°己隱胞之^限電 ^ 加弟一讀取電壓Vreadl以在讀 取刼作時建立源極與汲極 棧之間的電場，且該第一讀取電壓 '' .1 , 、。右第二讀取電壓Vread2具有一正值（例
如，一刼作電壓），則第一綠 U J 讀取電壓^ι2之值相=，Vreadl可具有與第二 WT 9 5 WT 之值相冋的值。施加至未選定之字線 邮具m防止在未 ^ 成通道之I值。舉例而言，若未選定 之記fe胞的臨限電壓皆具有正值，則阻擔電壓Vblock可為 接地電壓。 在一碩取刼作時，將接地電壓施加至未選定之第一選 擇線SL—21至SL—ml ’並將阻擔電壓vbl〇ck施力口至未選 定之子線WLJ至WL—m。因此，未發生由未選定之記憶 胞所引起之讀取干擾。 在下文_ ’參看圖l〇A至圖16A及圖1〇B至圖16]B， 將描述一形成根據本發明之一例示性實施例之非揮發性記 憶體70件的方法。根據此例示性實施例，16個記憶胞形成 26 1291749 17839pif.doc 於一凹井中，且使用一p型半導體基 圖10A至圖16A為沿圖6B反。 ^ 圖，且圖1〇β至圖16B為沿圖6B 、、U所獲取之杈面 面圖。參看圖10A及圖l〇B，在_^、緩蘭，所獲取之橫截 形成- N型井區域1〇3之後，p =型半導體基板101上 區域103處。藉由使用一元件隔離井105形成於㈣井 層109以界定活性區域。如圖1〇B法來形成一元件隔離 及元件隔離區域109形成於個別四所祝明，P型凹井105 件隔離區域109在-列方向中來界κ 1〇5處，使得藉由元 使用諸如（但不限於）-淺渠溝卩^ 8 =性區域。藉由 完成元件隔離區域109的形成。 之習知方式來 參看圖11A及圖11B，在形成其 一絕緣層111之後，一浮動閘電核闻s生F-N穿隧之第 105上之活性區域處。舉例而言H113P形成於凹井 氧化物’且浮動電極_113p&括摻雜包括熱 解，任何合適之材料可用於第一絕缕:*貝之矽。應瞭 1113P〇 用弟、巴緣層⑴及浮動電極圖 參看圖12A及圖12B，一第二絕緣層收及 閘電極117a被形成。舉例而言，第二絕緣層ιΐ5&可&括 氧化物-氮化物··氧化物或氧化物-氮化物，其以所指定卜 序堆疊。舉例而言，控制閘電極117 a包括摻雜有雜 參看圖13A及圖13B，圖案化該些堆疊層以形成一 含第一絕緣層111、浮動閘電極113、第二絕緣層^^及^ 制閘黾極117之堆疊閘極結構118。一第三絕緣層HQ ^ 27 1291749 17839pif.doc 成於-基板之整個表面上。舉例而言，可# 才目沉積刪來完成第三絕緣層119之形成。庫 用於=第三絕緣層119之任何方法應適於實施， ，看圖14A及圖14B’ 一導電層121形成於: f i19上。舉例而言，導電層⑵可包括換雜有雜質:表 應瞭解，任何合適之材料可用於導電層121。
參看圖1SA及圖別，根據本發明之—例示性 例’導電層121經回餘以形成在個別堆疊閘極結構 相，側壁上自行對準的第—選擇閘極（第—選擇線） 及弟二選擇閘極（第二選擇線）咖。此後，執行—離 植入方法，以在P型凹井1GS處形成在鄰近於第—選 Ϊ ^及第二選擇閘極㈣之相對側面處配置的源極區 域123S及汲極區域123D。 麥看圖16A及圖16B，一層間介電質125被形成。圖 >、化層間介電f 125以形成一曝露沒極區域123D之接觸 孔127。將一導電材料沉積至層間介電質125上以填充接 觸孔127。接著執行—目案切法⑽成賴連接至沒極 區域123D之位元線129。 根據上述例不性方法，第—及第二選擇閉極在堆疊鬧 極結構之姆㈣上自行對準㈣少記憶胞之尺寸。 ，據本發明之各種例示性實施例，浮動閘極圖案ιΐ3ρ 行對準方式（意即’以—元件隔離方法)而自行 ，準’在下文中參看圖17A至圖19A及圖17B至圖應 來描述。參圖ΠΑ及圖17B’在形成N型井1〇3及？型凹 28 1291749 17839pif.doc 井105之後，第一絕緣層及浮動閘電極層形成於基板1〇7 上。接著執行一圖案化方法以形成一渠溝蚀刻遮罩114， 該渠溝蝕刻遮罩包含一界定活性區域之第一絕緣圖案111 及一浮動閘電極圖案113p。 參看圖18A及圖18B，藉由使用渠溝蝕刻遮罩114， 將所曝露之基板進行餘刻以形成一渠溝116。一絕緣材料 l〇9a形成於浮動閘電極圖案113p上以填充渠溝116。 參看圖19A及圖19B，將絕緣材料i〇9a平面化降至 渠溝蝕刻遮罩114之頂部表面以形成元件隔離區域1〇9。 因此，根據本發明之一例示性實施例，浮動閘電極圖案 113p在元件隔離區域1〇9之間同時地自行對準於元件隔離 區域109之形成。隨後之方法係以與上文先前所述之 相同的方式來執行。 因此’根據本發明之各種例示性實施例，選擇間 =減少 法的情況下被形成，且記憶胞之尺寸 、 · 雖然本發明已以較佳實施例 限定本發明，任何熟習此技藝者， 社=非用从 刚内，當可作些許之更動與潤飾之料 犯圍古視後附之申請專利範圍所 $之保護 【圖式簡單說明】 疋者為丰。 圖1說明習知堆疊閘極記憶胞。 圖2說明習知兩電晶體記憶胞。 29 1291749 17839pif.doc 圖3說明習知分離閘極記憶胞。 發性=為根據本發明之一較佳實施例之單位非揮 ^丨生。己彳思胞的檢截面圖。 為圖4及圖5中所說明之單位記憶胞的俯視圖。 例干^ 圖6A之單位記憶胞以鏡面對稱重複排列之 列不性早元排列。
复~、圖7A及圖8A為沿圖6B之線w，所獲取之橫截面圖， ，、呪明根據本發明之一例示性實施例之記憶胞。 圖7B及圖8B為沿圖6B之線11-11，所獲取之橫截面 回，其說明根據本發明之一例示性實施例之記憶胞。 圖9為對應於圖6B之排列的等效電路圖。 圖10A至圖16A及圖10B至圖16B為沿圖6B之線1_1， 及1ΗΓ所獲取之橫截面圖，其用於解釋一形成根據本發明 之—較佳實施例之非揮發性記憶胞的方法。 圖17A至圖19A及圖17B至圖19B為沿圖6B之線1-1， 及Π-ΙΓ所獲取之橫截面圖，其用於解釋一形成根據本發明 之―較佳實施例之非揮發性記憶胞的方法。 【主要元件符號說明】 BLJ_BL_n :位元線 CSL :共同源極線
MCll-MCln、MC21-MC2n、 MCml-MCmn 記 SLjl_SL—ml ··第一選擇線 SLJ2-SL—m2 :第二選擇線 1291749 17839pif.doc WL_>WL_m :字線 10 :堆疊閘極記憶胞 π :基板 13 :穿隧氧化層 15s :選擇閘極 15、35、113 :浮動閘極 17 :阻擋氧化層 19、39、117 :控制閘極 20 :選擇電晶體 21S :源極接合區域/源極區域 21D :汲極接合區域/汲極區域/雜質擴散區域 30 :分離閘極記憶胞 33a :絕緣層 43cl、43c2 :通道 101 :塊體P型基板/P型半導體基板 103 : N型井/N型井區域 105 : P型井/P型凹井 105—cl、105—C2、105—c3 :通道區域 10 7 ·活性區域/基板 109 :元件隔離區域/元件隔離層 10 9 a ·絕緣材料 111 :第一絕緣層/第一絕緣圖案 113p :浮動閘電極圖案/浮動電極圖案/浮動閘極圖案 114 :渠溝#刻遮罩 31 1291749 17839pif.doc 115、115a :第二絕緣層 116 :渠溝 117a :控制閘電極 118 :堆疊閘極結構 119 :第三絕緣層 121a:第一選擇閘極/第一選擇線 121b:第二選擇閘極/第二選擇線 121 :導電層
123D ··第一雜質擴散區域/汲極區域 123S :第二雜質擴散區域/源極區域 125 層間介電質 127 接觸孔 128 位7G線接點 129 位元線 32

Claims (1)

1291749 17839pif.doc 十、申請專利範圍： 1·一種非揮發性記憶體元件，包括： 一弟一導電性類型之一第一^隹質擴散區域及一第二雜 質擴散區域，形成於一第一導電性類型之一半導體基板 中；以及 一記憶胞，形成於該第一與該第二雜質擴散區域之間 之5亥半導體基板的一通道區域上，其中該記憶胞包括： ^ 一堆豐閘極結構’包含形成於該通道區域上的一 浮動閘極、一第二絕緣層及一第一閘電極，其中一第一絕 緣層插入於該堆疊閘極結構與該通道區域之間；以及 、 鄰近於該第一雜質擴散區域而配置之一第二閘 私極間隙壁及鄰近於該第二雜質擴散區域而配置之第三閘 電極間隙壁，該第二及該第三閘電極間隙壁形成於該堆疊 閘極結構之相對侧壁及該通道區域上，其中一第三絕緣層 插入於該堆疊閘極結構與該通道區域之間。 2·如申請專利範圍第丨項所述之非揮發性記憶體元 ♦ ^ ’其中該洋動閘極、該第_閘電極、該第二閘電極間隙 羞及5亥第二閘電極間隙壁包括摻雜石夕。 3·如申請專利範圍第丨項所述之非揮發性記憶體元 ^其中5亥第一絕緣層包括熱氧化物，該第二絕緣層包括 ，化物-氮化物遗化物或氮化物-氧化物，且該第三絕緣層 匕括化學氣相沉積氧化物。 件二如專利範㈣1項所狀非揮發性記憶體元 ，/、中該第一及該第二雜質擴散區域是自行對準於該記 1291749 17839pif.doc 憶胞外部之該半導體基板。 5.如㈣專·㈣〗項所叙轉舰記憶體元 件’其中不同偏壓被獨立地施加至該第二及該第三閘電極 間隙壁。 6·如申請專利範圍第1項所述之非揮發性記憶體元 件’其巾用於該記憶胞之-程式化操作是使用f_n穿隧來 進行° 7·如申請專利範圍第6項所述之非揮發性記憶體元 、響#，其巾用於該記憶胞之該程式化操作是藉由以下步驟來 進行：將一程式化電壓施加至該第一閘電極；將一操作電 壓施加至該第二閘電極間隙壁；以及將一接地電壓施加至 該第一雜質擴散區域、該第三閘電極間隙壁、該第二雜質 擴散區域及該半導體基板。 一亦、 8.如申請專利範圍第i項所述之非揮發性記憶體元 件’其中用於該記憶胞之一抹除操作是藉由以下步驟來進 行1卜接地電壓施加至該第一閘電極；將一抹除電壓施 力11至该半導體基板；以及浮動該第二閘電極間隙壁、該第 三閘電極間隙壁及該第一與該第二雜質擴散區域。乂 9·如申請專利範圍第i項所述之非揮發性記憶體元 件，其中用於該記憶胞之一讀取操作是藉由以下步驟來進 行：將-接地電壓施加至該第二雜質擴散區域及該半導體 基板；將一第一讀取電壓施加至該第一雜質擴散區域；將 -第二讀取電壓施加至該第―閘電極；以及將—操作電壓 施加至該第二閘電極間隙壁及該第三閘電極間隙壁。 34 1291749 17839pif.doc 10. 如申請專利範圍第1項所述之非揮發性記憶體元 件，更包括該第二導電性類型之一井及該第一導電性類型 之一凹井’該井形成於該半導體基板中’且該凹井是在該 井中。 11. 如申請專利範圍第10項所述之非揮發性記憶體元 件，其中該第二導電性類型之該井包含複數個該第一導電 性類型之該凹井，以及 每一該凹井包含k*8η個記憶胞（η及k為正整數，k •為以列及行排列之記憶胞之列數，且8n為以列及行排列之 記憶胞之行數）； 其中該第一閘電極在一列方向中擴展以形成一字線， 該第二閘電極間隙壁與該第三閘電極間隙壁在一列方向中 擴展以分別形成一第一選擇線與一第二選擇線，該第二雜 質擴散區域在一列方向中擴展以形成一共同源極線，且一 位元線電性連接至一行方向之該第一雜質擴散區域。 12. 如申請專利範圍第11項所述之非揮發性記憶體元 φ 件，其中用於該記憶胞之一程式化操作是使用F-N穿隧來 進行。 13. 如申請專利範圍第12項所述之非揮發性記憶體元 件，其中用於該記憶胞之該程式化操作是藉由以下步驟來 進行：將一程式化電壓施加至該選定記憶胞之一選定字 線；將一接地電壓施加至連接至該選定記憶胞之一位元 線；將一操作電壓施加至該選定記憶胞之一選定第一選擇 線；以及將一接地電壓施加至該選定記憶胞之一第二選擇 35 1291749 17839pif.doc 及包含該選定記 線、連接至該選定記憶胞之一共同源極線 憶胞之一選定凹井。 14·如申請專利範圍第13項所述之非揮發性記 件’其中未選定之字線被浮動； 、息元 一操作電壓被施加至未選定之字線；以及 一接地電壓被施加至一未選定之第一選擇線、未驾6 之第二選擇線、未選定之共同源極線及未選定之凹井=定
15·如申請專利範圍第10項所述之非揮發性記憶墩— 件，其中用於該第一導電性類型之一選定凹井中之 憶胞的一抹除操作是藉由以下步驟來進行：浮動位元己 共同源極線、第一選擇線及第二選擇線；將一接地電慝: 加至連接至該選定記憶胞之選定字線中的至少一者並渾也 未選定之字線；將一抹除電壓施加至該選定凹井；以2動 一接地電壓施加至未選定之凹井。 將 16·如申請專利範圍第1〇項所述之非揮發性記憶趲一 件其中用於該記憶胞之一選定記憶胞的一讀取操作是二 由以下步驟來進行：將一接地電壓施加至一連接至該 記憶胞之一選定共同源極線及一選定凹井；將一操作電$ 施加至該選定記憶胞之一選定第一選擇線；將一操作 施加至該選定記憶胞之一第二選擇線；將一第一讀取電^ 施加至連接至該選定記憶胞之一選定位元線；以及將一第 二讀取電壓施加至該選定記憶胞之一選定字線。 17·如申請專利範圍第16項所述之非揮發性記憶體元 件，其中一接地電壓被施加至未選定之共同源極線及未選 36 1291749 17839pif.doc 定之凹井； 一接地電壓被施加至未選定之第一選擇線· 一操作電壓被施加至未選定之第二選擇線| 一接地電壓被施加至未選定之位元線；以及 一阻控電壓被施加至未選定之字線。 =㈣專利範圍第u項所述之 件八中在-行方向中之鄰近的記憶胞將 質擴散區域作為-共同汲極區域而共用。 弟雜 19.-種非揮發性記憶體元件之形成方法 製備一半導體基板； π在該半導體基板上形成-堆疊閘極結構，其中一第一 於该半導體基板與該堆疊閘極結構之間，該堆 f ^構包含—浮動閘極、-第二絕緣層及-第一閘電 在挪s ’結構之相對側壁及料導體基板上形成 第三閘電極間隙壁，以形成包含 X ^極結構及該堆疊閘極結構之相對側壁上之該第二 於％極間隙壁的—記憶胞，其中—第三絕緣層插入 ;°Λ在I閘極結構與該半導體基板之間 ;以及 之鄰近體^處形成配置於該記憶胞之相對側面處 近於乐—閘電極間隙壁之〆第一雜質擴散區域及顯 ; 閘電極間隙壁之一第二雜質擴散區域。 件之/如申睛專利範圍第19項所述之非揮發性記憶體5 形成方法，其中該浮動閘極、該第一閘電極、該第工 37 129鳴- 閘電極間隙壁及該第三閘電極間隙壁包括摻雜石夕。 2ΐ·如申#專她圍帛d項所述之非揮發性記憶體元 件之形成方法，其中該第一絕緣層包括熱氧化物； 該第一絶緣層包括氧化物_氮化物U匕物或氣化物_ 氧化物；以及 該第三絕緣層是藉由氧化物之化學氣相沉積來產生。 22.如申請專利範園第19項所述之非揮發性記憶體元 件之形成，法、:其中製備該半導體基板包括： 鲁 纟-第-導電性類型之該半導體基板處形成一第二導 電性類塑之一井； 在該第二導電性類型之該井中形成一第一導電性類型 之一凹井，以及 該5己胞及该等雜質擴散區域形成於該第一導電性類 型之該凹井處。 23·如h專她]|)帛22項所叙非揮發性記憶體元 件之形成方法’其中該第一導電性類型之複數個凹井形成 •於該第二導電性類型之該井中，且k*8n個記憶胞（k及η 為正整數，k為列數，且8η為行數）及在每一該些記憶胞 之相對側面處之第-與第二雜質擴散區域同時形成於該第 一導電性類型之每一該凹井中。 24.如申請專利範圍第2〇項所述之非揮發性記憶體元 件之形成方法，更包括： 形成一層間介電質；以及 形成經由該層間介電質而電性連接至該第一雜質擴散 38 1291749 17839pif.doc 區域之一位元線。 閘 25.如中請專㈣㈣2()項所述之 件之形成方法，苴中形成一筐—鬥干上 電極間隙壁之該步驟包括： 及弟 第三絕緣 層 在該半導體基板及該堆疊閘極結構上形成該 > 在该第三絕緣層上形成一導電層；以及 回蝕該導電層。 件之形成方法，其中製備該半導體基板之步驟包括： 在该半導體基板上形成一第一絕緣層； 極層在該第—絕緣層上形姻_浮動閘極之—浮動閘電 /部分地⑽m導電層、該第—縣層及該半導體基板 以形成用於元件隔離之一渠溝；以及 利用-絕緣材料來填充該渠溝以形成一元件隔離層。 27·—種非揮發性記憶體元件，包括： 曰 以一列行矩陣排列之記憶胞； 在该些讀胞外部之—半導體基板處自行對準的源極 區域及沒極區域，其中配置於—财向中之鄰近源極區域 經連接以形成一共同源極線；以及 電性連接至一行方向之汲極區域的一位元線， 其中该些纪憶胞之每一者包含一堆疊閘極結構及在該 堆疊閘極結構之相對側壁上自行對準的第一及第二選擇^ 39 1291749 17839pif.doc =該，極結構包含堆叠在該半導體基板上的-浮動 U—絕緣層及一控制閘極，其中-第-絕緣層插 入於该堆璺閘極結構與該半導體基板之間，以及 々其中該控制_在—列方向中擴展以形成—字線，且 該第-與該第二選擇_在—列方向中擴展以分別形成第 一與第二選擇線。 28·如申請專利範圍第27項所述之非揮發性記憶體元 件’其中不同偏壓被獨立地施加至該第一及第二 29.如申請專利範圍第27項所述之非揮別生記憶體元 件，其中该半導體基板包含形成於一 N型井中之複數個p 塑凹井，以及 、該些P型凹井之每一者包含2^1*811個記憶胞（n&k 為正整數，為排列於一行方向中之記憶胞的數目，8n 為排列於一列方向中之記憶胞的數目）及配置於該些個別 記憶胞之相對側面處的第一及第二雜質擴散區域。 30·如申請專利範圍第29項所述之非揮發性記憶體元 • 件，其中用於該些記憶胞之一程式化操作是使用F-N穿隨 來進行。 31·如申請專利範圍第3〇項所述之非揮發性記憶體元 件，其中用於一選定記憶胞之該程式化操作是藉由以下步 驟來進行：將一程式化電壓施加至該選定記憶胞之一選^ 字線；浮動未選定之字線；將一接地電壓施加至連接至該 選定記憶胞之一選定位元線，並將一操作電壓施加至未^ 定之位元線；將一操作電壓施加至該選定記憶胞之一選定 1291749 17839pif.doc 第一選擇線，並將一接地電壓施加至未選定之第一選擇 線；以及將一接地電壓施加至該些第二選擇線、該些共同 源極線及該些p型凹井。 3 2 ·如申晴專利範圍弟3 0項所述之非揮發性記惟體元 件’其中用於該些選定P型凹井中之該些選定記憶胞的一 抹除操作是藉由以下步驟來進行：浮動位元線、共同源極 線、第一選擇線及第二選擇線；將一接地電壓施加至連接 至該些選定記憶胞之至少一選定字線，並浮動未選定之字 鲁 線；以及將一抹除電壓施加至該選定凹井，並將一接地電 壓施加至未選定之凹井。 33. 如申請專利範圍第30項所述之非揮發性記憶體元 件，其中用於一選定記憶胞的一讀取操作是藉由以下步驟 來進行：將一接地電壓施加至共同源極線及該p型凹井； 將一操作電壓施加至該選定記憶胞之一選定第一選擇線， 並將一接地電壓施加至未選定之第一選擇線；將一操作電 壓施加至第二選擇線，將一第一讀取電壓施加至連接至該 _ 選定記憶胞之一選定位元線，並將一接地電壓施加至位元 線，以及將一第二讀取電壓施加至該選定記憶胞之一選定 字線，並將一阻擋電壓施加至未選定之字線。 34. —種非揮發性記憶體元件，包括： 一半導體基板，其包含一 N型井及形成於該is[型井中 之一 P型凹井； 形成於該P型凹井上的一堆疊閘極結構，其中一第— 絕緣層插入於該堆疊閘極結構與該p型凹井之間，該堆疊 41 1291749 17839pif.doc 閘極結構包含一浮動閘極、一第二絕緣層及一控制閘極·， 形成於該半導體基板及該堆疊閘極結構上之一第二# 緣層； —"^ 在該堆疊閘極結構之相對側壁上自行對準的一第一選 擇閘極及—第二選擇閘極，其中該第三絕緣層插入於該= 疊閘極結構與該第一選擇閘極及該第二選擇閘極之間；以 及
P在P型凹井處自行對準之分別配置於該第一與該第二 ，擇閘極之相對侧面處的- N型汲極區域與—N型源^ 件， 極 35.如申請專雜_ 34韻述之_發性記憶體元 其中不同偏壓觀立地施加⑽f —及該第二選擇開 36.如中請專郷圍第34項所叙轉發性記憶體元 ?中麟該記憶胞之—料化#妓藉由以下步驟來 :丁 .將-程式化電壓施加至該控制閘極；將—操作 一選擇開極;以及將一接地電壓施峨汲極 °。或5亥弟一璉擇閘極、該源極區域及該Ρ型凹井。 件Λ7·^專Τ㈣34項所述之非揮發性記憶體元 二中n否存在儲存於該浮動閘極中 驟:τ將-接地電壓施加至該源極區域及= ^井，將一弟一讀取電壓施加至該汲極區 項取電壓施加至該控制閑極m ^ 第-及該第二選擇間極。絲“作电屋把加至該 42 1291749 17839pif.doc 38·—種非揮發性記憶體元件，包括： 以一列行矩陣排列於一半導體基板處之複數個浮動閘 電極； 複數個字線，每一字線在配置於一列方向中之複數個 浮動閘電極上方交叉； 在一列方向中的一第一選擇線及一第二選擇線自行對 準在該些個別字線及該些浮動閘電極之相對侧壁上； 形成於該些第一選擇線外部之該半導體基板中的汲極 _區域； 連接至一行方向之對應没極區域之複數個位元線； 形成於該些第二選擇線外部之該半導體基板中的源極 區域’其中一列方向之源極區域經連接以形成一共同源極 線；以及 該半導體基板包含複數個凹井，每一凹井包含k*8n 個浮動閘電極（η及k為正整數，k為以一列行矩陣排列之 浮動閘電極之排列中的列數，且8n為其排列中之行數）。 ❿ 39·如申請專利範圍第38項所述之非揮發性記憶體元 件’其中配置於一行方向中之鄰近記憶胞共用其間之一汲 極區域。 40·如申請專利範圍第38項所述之非揮發性記憶體元 件，其中在用於該記憶胞之程式、抹除及讀取操作時，不 同偏壓被獨立地施加至該第一及該第二選擇線。 41.如申請專利範圍第38項所述之非揮發性記憶體元 件，其中用於該記憶胞之該程式化操作是使用F_N穿隧來 43 1291749 17839pif.doc 進行。
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