KR100760755B1 - 반도체 디바이스 및 시스템 온 칩 디바이스 제조 방법 - Google Patents

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Abstract

집적 회로는 선형, 논리 및 메모리 디바이스를 포함하는 시스템 온 칩을 형성하기 위해, 고전압 영역, 논리 영역 및 메모리 영역을 갖는다. 메모리는 매립된 소스 비트 라인(14)과 실질적으로 수직으로 정렬된 상승된 드레인 비트 라인(13)을 갖는 3중 웰 구조로 배치된 부동 게이트 트랜지스터를 갖는다. 메모리 어레이는 전하 펌프 캐패시터내로 또한 형성될 수 있는 깊은 트렌치(46)로 열들을 분리시킨다.

Description

반도체 디바이스 및 시스템 온 칩 디바이스 제조 방법{ONE TRANSISTOR FLASH MEMORY CELL}
플래쉬 메모리 셀은 비교적 낮은 가격, 플래쉬 메모리 어레이내에 저장된 정보 소거의 용이성 및 은행 체크 카드, 신용 카드 등에 대한 응용성으로 인해, 최근에 상업적으로 성공을 하였다. 현재에는, 산업 표준의 플래쉬 메모리 셀이 없다. 여러 가지 상이한 아키텍처를 구현하는 많은 유형의 플래쉬 메모리들이 존재한다. 일반적으로, 셀의 프로그래밍, 판독 및 소거는 다음과 같은 아키텍처, 즉 NOR, AND 또는 NAND 중 하나의 아키텍처하에서 기술될 수 있다. 더욱이, 플래쉬 메모리 셀의 프로그래밍 메카니즘은 에너지 장벽을 통한 파울러-노드하임 터널링(Fowler-Nordheim Tunneling) 또는 에너지 장벽을 통한 전자 주입을 전형적으로 포함한다.
파울러-노드하임 셀에 대한 어레이 소거 메카니즘은, 부동 게이트로부터의 전하 클리닝 경로로서, 채널에 대한 부동 게이트, 드레인에 대한 부동 게이트 또는 소스에 대한 부동 게이트를 포함할 수 있다. 드레인 또는 소스 경로에 대한 부동 게이트는, 부동 게이트 오버랩과 드레인/소스 영역 사이에 위치된 터널 산화물 영역을 파괴함으로써, 셀 동작에 해로운 것으로 판명될 수 있다. 또한, 터널 산화물은 파울러-노드하임 프로그래밍 메카니즘을 통해서 또는 통상적인 플래쉬 셀의 전자 주입(예를 들면, 부동 게이트상의 논리 1 또는 논리 0 프로그래밍)에 의해 파괴될 수 있다. 이들 프로그래밍 메카니즘은 부동 게이트와 드레인 사이, 또는 대안적으로 부동 게이트와 소스 사이의 전하 캐리어 경로를 포함할 수 있다. 그러나, NOR 또는 AND 아키텍처에서의 통상적인 셀은 채널과 부동 게이트 사이의 경로를 포함하는 프로그래밍 동작을 포함하지 않는다. 그러한 동작은 전체 터널 산화물 영역을 통한 필드 재분배 효과로 인한 터널링 산화물 저하 제한의 관점으로부터 바람직할 것이다. 본 출원인의 미국 특허 제 6,307,781 호에서, 균일한 채널 프로그래밍을 허용하는 부동 게이트 트랜지스터에 대한 3중 웰 구조를 개시 및 청구한다. 그러한 구조는 프로그래밍 및 소거 동안, 채널을 통해 균일한 전압을 허용함으로써, 터널 산화물 손상을 감소시킨다.
때때로, 플래쉬 메모리 셀은 논리 또는 선형 트랜지스터를 갖는 동일 기판상에 제조된다. 효율적인 제조 프로세스를 갖기 위해, 플래쉬 메모리 셀에서의 제어 게이트를 위한 트랜지스터, 및 논리 및 선형 트랜지스터가 때로는 동일한 폴리실리콘 마스크를 공유한다. 또한, 그들은 게이트의 동일한 측벽 산화 프로세스 및 동일한 반응성 이온 에칭(RIE)를 공유한다. 공통의 단계들을 공유하는 것은 효율적이지만, 그것은 하나 이상의 기술적인 문제점을 또한 제공한다. 피처 크기가 감소됨에 따라, 논리 및/또는 선형 트랜지스터는, SCE(short channel effect)를 회피하기 위해, 매우 얕은 소스 및 드레인 접합 형성을 필요로 한다. 그와 같이 매우 얕은 소스 및 드레인 접합 형성을 달성하기 위해, 디바이스를 제조하기 위한 열 예산(thermal budget)은 매우 낮게 유지되어야 한다. 본 출원인의 공동 계류 미국 특허 출원 제 10/234,344 호(2002년 9월 4일 출원)에서, 동일 기판상에 플래쉬 메모리, 및 논리 및 선형 디바이스를 형성하는 방법을 개시한다.
상기와 같은 발전에도 불구하고, 비휘발성 메모리 기술과 통상적인 CMOS 논리 및 선형 디바이스 및 프로세스를 통합하는 데에는 다수의 문제점들이 여전히 남아 있다. NAND 또는 AND 아키텍처에서 이용된 바와 같은 균일한 채널 프로그래밍은, 프로그래밍 또는 소거 동안에 드레인과 소스 사이에 전압 차가 인가되지 않기 때문에, 메모리 기술의 스케일링 한계를 연장시킨다는 것을 알게 되었다. 즉, 소스, 드레인 및 웰에 대한 바이어스는 동일한데, 즉 V소스 = V드레인 = V웰이다. 그러나, NAND 디바이스는 그들 고유의 직렬 액세스 모드로 인해, 느린 판독 시간을 겪는다. 또한, AND 디바이스는 전용의 분리된 소스 및 드레인 비트 라인들을 필요로 한다. 그와 같이, AND 메모리 디바이스의 통상적인 금속 피치는, 드레인 비트 라인으로부터 소스 비트 라인을 분리하기 위해, 그 사이에 공간을 갖는 2개의 금속 라인을 필요로 한다. 종래의 결합 디바이스가 갖는 다른 문제점은, 그러한 디바이스에서의 통상적인 균일한 채널 프로그래밍은 공통 바디 콘택트에 대한 웰을 공유한다는 것이다. 이러한 공통 바디 콘택트는 비선택된 셀들 사이에서의 프로그래밍 동안, 게이트 유도 드레인 누설 전류를 초래할 수 있다. 종래의 플래쉬 메모리 디바이스의 경우, 단일의 전원이 VCC에 대해 제공된다. 디바이스에 이용된 모든 전압들은 보드상에서 생성되며, 그들은 게이트 유도 드레인 누설(gate induced drain leakage current)로 인한 누설을 유지하기 위해 큰 전하 범프 영역을 필요로 한다. 또한, 소정의 고전압 디바이스는, 동일한 기판상에 형성될 때, 통상적인 얕은 트렌치 분리부를 필요로 하거나 이용하며, 큰 N+/N+ 스페이싱을 필요로 한다. 즉, 그들은 큰 주변 영역을 필요로 한다.
종래의 어떠한 해결책도 이들 모든 문제점을 해결하지는 못한다. 소정의 균일한 채널 프로그래밍 아키텍처에서는, N+ 매립 비트 라인을 제공할 수 있는 것으로 알려져 있다. 또한, 표면 비트 라인들 사이의 스페이싱은 조깅(jogging)된 방법으로 라인들을 배열함으로써, 또는 소스 및 드레인 콘택트를 조깅함으로써 향상될 수 있는 것으로 알려져 있다. 여전히 다른 것들은 분리된 P 웰 및/또는 로컬 P 웰 기법을 이용한다. 그러나, 이들 종래의 기법들 중 어느 것도, 위에서 문제로 제기된 모든 것들을 해결하지 못한다.
발명의 개요
본 발명은 플래쉬 메모리 어레이, 및 반도체 기판에 플래쉬 메모리 어레이를 형성하는 방법을 제공한다. 어레이는 행 및 열로 배열된 복수의 부동 게이트 트랜지스터를 포함한다. 트랜지스터의 소스 및 드레인은 열에서 직렬로 배열되고, 각 열에서 서로 정렬된다. 각각의 소스는 부동 게이트에 의해 각각의 드레인으로부터 분리된다. 트랜지스터는 직렬로 인접한 트랜지스터들이 공통 소스 또는 공통 드레인을 공유하도록 배열된다. 소스들은 매립된 비트 라인을 형성하도록 기판에서 함께 접속된다. P+ 바디 타이가 다수의 소스에 주입되어, 바디 콘택트를 제공하기 위한 공통 웰의 필요성을 제거한다. 드레인들은 상승된 비트 라인에 의 해 기판상에서 함께 접속된다. 그들은 금속과 같은 도전성 재료의 층으로 형성되며, 열의 길이를 연장하는 라인으로 패터닝된다. 상승된 비트 라인은 매립된 비트 라인과 수직으로 정렬되어, 어레이의 전체 치수가 작아지도록 한다. 각 열에서의 비트 라인을 서로 정렬시킴으로써, 어레이 표면상의 능동 영역을 효율적으로 이용하여, 어레이의 밀도를 최대화하고, 콘택트 영역에 할애되는 영역을 최소화하게 된다. 어레이의 트랜지스터는, P 타입 기판, 깊은 N 웰, 및 깊은 N 웰내에 포함된 얕은 P 웰을 포함하는 3중 웰로 형성된다. 인접한 열들은 얕은 P 웰 아래에서 깊은 N 웰로 연장하는 깊은 트렌치에 의해 분리된다.
도 1은 소스 및 드레인을 위한 열을 갖는 기판의 정면도이다.
도 2는 부동 게이트를 갖는 워드 라인이 열을 가로질러 행에 형성되는 기판의 정면도이다.
도 3은 소스 및 바디 타이가 어레이의 열에 형성되는, 도 2의 다른 도면이다.
도 4는 드레인이 형성되는 다른 도면이다.
도 5는 도 4의 라인 5-5'을 따라 취해진 단면도로서, 2개의 직렬 접속된 부동 게이트 트랜지스터의 구조를 도시하는 도면이다.
도 6은 어레이의 부분적 전기 개략도이다.
도 7은 라인 7-7'을 따라 취해진, 인접 열들에서의 소스 영역을 통한 단면도 이다.
도 8은 라인 8-8'을 따라 취해진, 인접 열들에서의 드레인 영역을 통한 단면도이다.
도 9-11은 깊은 트렌치를 형성하는 단계들을 도시한다.
도 12-19는 메모리, 논리 및 선형 트랜지스터를 갖는 시스템 온 칩 디바이스를 형성하는 단계들을 도시한다.
도 1을 참조하면, P 타입 기판(40)이 도시되어 있다. 깊은 N 웰(41)이 기판(40)에 형성되고, 다수의 고전압(HV) P 웰(42)이 깊은 N 웰에 형성된다. 기판(40)의 표면은 스크린 산화물(45) 또는 다른 적절한 마스크로 마스킹되어, 어레이의 열을 위한 개구(11.1, 11.2, ..., 11.n)를 형성한다. 열에서의 능동 영역은 깊은 N 웰(41) 아래로 연장되는 깊은 트렌치(46.1, 46.2, 46.3, ... 46.n)에 의해 인접 능동 영역으로부터 분리된다. 나머지 구조를 설명하기 위해, 깊은 트렌치는 도 2 및 3으로부터 생략된다. 도 2로 진행하면, 기판(40)이 더 처리되어, 복수의 워드 라인(15.1, 15.2, ..., 15.n)을 형성하며, 이들 워드 라인은 열(11.n)을 가로지르는 행으로서 연장된다. 각각의 트랜지스터에 대해, 부동 게이트 구조가, 워드 라인 및 열의 교차부 위에 형성된다.
22, 27, 32, 37과 같은 공통 소스가 워드 라인들 사이에 형성된다. P+ 바디 주입(24, 34)이 소스 영역내로 행해진다. 소스 확산은, 실제로, 공통의 매립된 소스 비트 라인(14)을 형성한다. 상승된 공통 드레인 비트 라인(13)은, 프로세스에 있어서, 이후에 형성되어, 소스 및 드레인 비트 라인이 서로 실질적으로 수직으로 정렬되도록 할 것이다.
23, 28, 33, 38과 같은 드레인 영역이 도 4에 도시된다. 상승된 드레인 비트 라인(13)이, 비아를 통해 통과하여 드레인에 접촉하는 금속(1)으로부터 형성된다. 도 3, 4에 도시된 바와 같이, 상승된 비트 라인(13)은 드레인에 접속되고, 매립된 비트 라인(14)은 소스에 접속된다. 그들은 동일한 평탄 위치를 점유하지만, 서로 수직으로 분리된다. 예시를 위해, 매립된 비트 라인(14)은 2개의 도면에서 점선 윤곽으로 도시되며, 상승된 비트 라인(13)보다 넓다. 실제로, 라인들은 동일하거나 상이한 폭을 가질 수 있다. 각각의 결합된 드레인 영역은 디바이스의 표면으로 연장되는 콘택트(50n)를 갖는다. 콘택트(50n)는 서로 분리되고, 부동 게이트 스택(60.n, 61.n, 62.n, 63.n)으로부터 분리된다. 도 4, 8에 도시된 바와 같이, 콘택트(50n)는 분리층(54)을 통해 수직으로 연장되어, 기판(40) 표면상의 드레인 영역(23, 28, 33, 38)에 접촉한다. 콘택트는 절연층에서 비아를 개방하고, 절연층(54) 및 그의 비아 위에 금속층(500)을 증착한 후, 금속층(500)을, 어레이의 상승된 비트 라인을 형성하는 금속 라인(500.1, 500.2, ..., 5000.n)의 세트내로 패터닝함으로써 형성된다(비트 라인당 하나의 금속 라인임).
이들 웰(HV P 웰 및 깊은 N 웰) 둘다 메모리 영역 및 HV 주변 영역에서 공유되어, 마스크 비용을 감소시킨다. 웰은, 반도체 업계에서 "퇴보 웰 프로세스(retrograde well process)"라고 알려져 있는 고에너지 주입 프로세스로 형성된다. 주입은, P에 대해 전형적으로 0.7㎛ 크고, N에 대해 1.5㎛ 큰 깊이 프로파일을 갖는다. 그러한 프로파일은 메모리가 충분히 높은 전압, 전형적으로는 12V를 생성하여, 기록 및 소거 동작에 대한 접합 펀치 스루(junction punch-through)를 회피하기 위해 필요하다.
도 5는 기판(40)의 표면상의 절연 터널 산화물층(63)(전형적으로, 얇은 SiO2 또는 옥시니트라이드(oxynitride)), 부동 게이트(62)를 형성하는 절연층상의 제 1 도전성 전하 저장층, 낮은 도전층상의 절연층(61)(전형적으로, ONO 층), 제어 게이트(60)를 형성하는 전하 저장층상의 제 2 도전층을 포함하는 전형적인 부동 게이트 구조를 도시한다. 제어 전극 및 웰에 인가된 전압들의 세트에 응답하여, 전하가 저장되거나, 또는 부동 게이트 트랜지스터로부터 소거되며, 또는, 충전 상태가 판독 모드에서 감지될 것이다. 3중 웰 부동 게이트 트랜지스터의 기능 및 동작은 알려져 있다. 그들의 구조, 제조 및 동작의 상세 내용이 본 출원인의 하나 이상의 다른 특허 또는 계류중인 출원에 제공되며, 그 전체 내용은 본 명세서에서 참조로 인용된다. 본 출원인의 특허 및 계류중인 출원은, 미국 특허 제 6,307,781 호, 출원 번호 제 10/234,344 호(2002년 9월 4일 출원) 및 제 10/057,039 호(2002년 1월 25일 출원)를 포함한다.
바디 타이 영역을 형성하기 위해, 깊은 트렌치들 사이의 능동 영역의 부분들은 스페이서(91, 92)에 대한 마스킹되고 자체 정렬된 개구이다. 소스 영역(22, 27, 32, 37) 및 다른 영역들은, 기판에 적절한 N 타입 도펀트를 주입하고, 도펀트를 P 웰(42)내로 확산시킴으로써 형성된다. 깊은 트렌치는 소스가, 인접 열로 측방향으로 확산하는 것을 방지한다. 소스는 스페이서(91, 92)에 대해 더 마스킹되고 자체 정렬된다. P 타입 주입이 스페이서(91, 92) 사이의 개구내로 행해져, 소스 영역에 P+ 바디 타이(24, 34)를 형성한다. 따라서, 각각의 소스가 n-/P+ 바디 타이를 통해 확산되어, 공통 P 웰(42)에 연속적인 매립된 비트 라인(14)을 제공한다. 이러한 매립된 비트 라인 저항은, 콘택트 형성 이전의 후속하는 규화물 프로세스에 의해 더 감소된다. 그러한 규화물화는 n- 영역과 중첩하는 P+(24)에서 발생되어, n- 영역(22, 27)의 양 단부로 연장되어야 하지만, 게이트 에지 아래로는 연장되지 않아야 한다. 모든 결합 소스 영역이 금속 스트랩에 의한 콘택트를 갖는 것은 아니다. 비트 라인당 단일 금속 라인 간략성을 유지하면서 웰 저항을 감소시키기 위해, 32개 또는 64개의 워드 라인(15) 마다 상위 레벨 금속 스트랩을 갖는 콘택트를 형성하는 것으로 충분하다. 부가된 금속의 상위 레벨은 부가하는 것이 간단하며, 그의 코어 프로세서는 이미 많은 레벨을 금속을 이용하기 때문에, 내장된 메모리 어레이의 풋프린트에 악영향을 미치지 않는다.
도 5에는, 어레이의 전형적인 셀에서의 트랜지스터가 도시된다. 기판(40)은 깊은 N 웰(41) 및 얕은 P 웰(42)을 갖는다. 트랜지스터는 P 웰(42)에 있다. 좌측으로부터 우측으로, 드레인 영역(23), 제 1 부동 게이트 스택(60.1, 61.1, 62.1), P+ 바디 타이(24)를 갖는 제 1 및 제 2 소스(22, 27), 제 2 부동 게이트 스택(60.2, 61.2, 62.2) 및 제 2 드레인(28)이 위치된다. 드레인 콘택트(50, 52)는 기판(40) 위에서 연장되어, 상승된 금속 비트 라인(500)과 접촉한다. 소스 영역(22, 27)은 상승된 금속 비트 라인과 수직으로 정렬되는 매립된 비트 라인(14)을 형성한다. 보다 높은 (상위 레벨) 금속 라인은 드레인 비트 라인(500)과 평행하게 그 위에서 연장되며, 소스 매립된 비트 라인(14)과 접촉한다. 소스, 드레인 및 제어 게이트는 규화물화된다. 측벽 산화물 및 스페이서는 드레인 및 소스로부터 게이트를 분리시킨다. 도 7 및 8에 도시된 바와 같이, 깊은 트렌치(46.1, 46.2)는 인접한 열들 및 매립된 비트 라인들(14)을 서로 분리시킨다.
상기와 같은 구조 및 그러한 구조를 형성하기 위한 프로세스의 결과로서, 본 발명은 셀 스케일링을 달성하며, 통상적인 금속 비트 라인을 대체하기 위해 P 웰 타이 및 소스를 갖는 매립된 비트 라인을 구비한 균일한 채널 프로그래밍 아키텍처를 제공한다. 본 발명은 종래의 어레이와 비교했을 때, 어레이에서의 각 열에 대해, 열당 하나의 금속 비트 라인을 절약한다. 또한, 프로그래밍, 소거 및 판독 동작 동안, 소스 및 P 웰은 동일한 전위로 유지된다. 본 발명에 있어서는, 소스 및 P 웰 및 바디 타이로 인해, 표면 소스 콘택트가 필요하지 않다. 본 발명은, 깊은 트렌치 분리 프로세스를 이용하여 인접 열들을 서로 분리시킴으로써, 진정으로 분리된 웰 개념을 도입한다. 이러한 프로세스에서, 트렌치는 1과 3 미크론 깊이 사이의 깊이로 에칭된다. 이러한 깊은 트렌치 프로세스는, 전형적으로 논리 및 선형 설계에서 발견되는 얕은 트렌치 분리 프로세스와 함께 이용될 수 있다. 본 발명의 이들 및 다른 목적은, 소스상의 P+ 주입 및 규화물을 이용함으로써, 그리고 P+ 바디 타이를 N 바디 소스에 제공하기 위해 스페이서가 제공된 후에 달성된다.
깊은 트렌치 분리는 하나의 열을 다음 열로부터 분리시키는데 필요한 기판의 영역만을 감소시키는 것이 아니다. 그와 같이, 본 발명은 얕은 트렌치 분리로 가능한 것보다 더 많은 유닛 영역당 셀을 갖는 보다 밀집된 메모리 어레이를 허용한다. 또한, 깊은 트렌치 분리는 행 및 열 디코더, 전송 게이트 등을 포함하는 고전압 디바이스로부터 메모리 어레이를 분리시킨다. 그와 같이, 본 발명은 고전압 디바이스들 사이의 분리 영역을, 메모리 어레이로부터 고전압 디바이스를 분리하기 위한 수 미크론의 얕은 트렌치 분리와 비교하여, 1 미크론 미만으로 더 감소시킨다.
그와 같이, 본 발명은 메모리 또는 결합 메모리에, 플래쉬 메모리 셀을 위한 논리 및/또는 선형 디바이스 및 분리된 3중 웰 구조를 제공한다. 3중 웰은 프로그래밍용 분리된 바이어싱 웰을 제공한다. 분리된 바이어싱 웰은 게이트 유도된 드레인 누설을 감소시킨다. 그와 같이, 보다 작은 전하 펌프가 이용될 수도 있고, 메모리 디바이스가 보다 낮은 전력으로 동작될 수도 있다. 본 발명의 깊은 트렌치 분리는 트렌치가 도핑된 재료로 충진되고, 상부 표면으로부터 적절하게 절연될 때 디커플링 캐패시터를 생성하며, 그것의 캐패시턴스 값은 종래의 웰 캐패시터보다 몇 차수 높은 크기를 가지며, 훨씬 작은 영역을 소비하여, 전하 펌프 설계를 위해 적절하고, 충분한 영역 감소를 제공한다. 과거에, 메모리 디바이스가 고전압 디바이스와 통합될 때, 메모리 트랜지스터를 위해 얕은 트렌치 분리 및 큰 분리 영역(예를 들면, N+/N+, N+/P+, P+/P+)을 갖는 고전압 트랜지스터를 이용하는 것이 통상적이었다. 그러나, 고전압 트랜지스터는 메모리 트랜지스터보다 큰 스페이싱을 필요로 한다. 고전압 디바이스를 위해 얕은 트렌치 분리를 이용하고, 메모리 디바이스를 위해 깊은 트렌치 분리를 이용함으로써, 전체 디바이스 크기가 감소되는데, 그 이유는 주로, 깊은 트렌치 기법에 의해 가능하였던 분리 공간 감소로 인한 것이다.
도 9 및 10을 참조하면, 본 발명의 깊은 트렌치(46)를 제조시에 포함되는 단계들이 도시되어 있다. 일반적으로, 깊은 트렌치는 고전압 및 CMOS 디바이스를 분리하는데 이용되는 얕은 트렌치 분리 이전에, 프로세스의 개시시에 형성된다. 이것은 시스템-온-칩(System-on-Chip; SoC)을 위한 모듈형 방안을 제공하며, 기본 논리 프로세스에 대해 깊은 트렌치 프로세스를 추가함으로써 도입된 임의의 보장되지 않은 효과들을 회피하도록 한다. 이하의 흐름은 본 발명에 의해 디바이스를 제조하기 위한 일실시예일 뿐이다. 당업자라면, 다른 프로세스 단계들을 이용하여 동등한 프로세스 흐름 및 동등한 디바이스를 달성할 수 있음을 이해할 것이다. 그와 같이, 이하의 예는 예시를 위한 것이다. 막 두께, 증착 온도, 추가적인 막 또는 집적과 같은 세부 내용은 변할 수 있다.
본 발명의 깊은 트렌치를 형성하기 위해, 패드 산화물층(70)이 기판(40)상에 증착된다. 패드 산화물은 대략 53 Å의 두께이다. 다음, 1800 Å 두께의 패드 니트라이트층(nitrite layer)(71)이 패드 산화물층 위에 증착된다. BSG(72)의 층이 패드 니트라이트층(71)상에 증착된다. BSG(72)는 포토레지스트 마스크(73)에 의해 패터닝된다. 마스크는 궁극적으로 도 9에 도시된 깊은 트렌치가 될 개구(46)를 제공한다. 우선, BSG(72)가 트렌치로부터 제거된 후, 레지스트 스트립 및 클리닝이 수행되어, 능동 영역상에서, 후속하는 깊은 트렌치 에칭으로부터 기판을 보호하기 위한 하드마스크로서 BSG를 남기게 된다. 다음, 니트라이트 및 패드 산화물층, 그후에 기판 재료(40)의 일부분을 제거하는 것에 의한 메인 Si 에칭이 수행되어, 도 10에 도시된 깊은 트렌치 구조를 제공한다. 능동 영역상의 BSG(72)의 부분은 깊은 트렌치 에칭 동안 제거된다. 능동 영역상의 남아 있는 BSG가 후속하여 제거된다. 그 후, 트렌치가 일련의 4개 층으로 충진된다. 본 발명의 특징들 중 하나는, 트렌치가 그의 측벽 및 바닦에서 복합 유전층으로 형성된다는 것이다. 처음에, 저압 화학 기상 증착을 이용해서 Si3N4 층(75)이 증착되어, 트렌치의 벽 및 면상에 4.3 나노미터 코팅이 형성된다. 그 후, 트렌치는 건조 산소 및 섭씨 900°에 노출되어, 실리콘 니트라이트의 부분들을 산화시켜, 대략 5.0 나노미터 두께의 복합 유전체를 형성한다. 유전체는 신속한 열 질화 프로세스에 더 노출되어, 상부층을 옥시니트라이드(76)로 변화시킨다. 다음, 저압 화학 기상 증착 프로세스를 이용하여, 비도핑된 비결정 폴리실리콘(77)을 트렌치에 증착한다. 폴리실리콘은 화학 및 기계적으로 연마되어, 대략 0.5 미크론의 리세스를 제공한다. 트렌치의 나머지는, 대략 5000 Å 두께를 갖는 TEOS의 화학 기상 증착층으로 충진된다. 그 후, TEOS(78)는 화학 및 기계적으로 연마된다. 그 다음, 고전압, CMOS 및 메모리 디바이스가, 본 기술 분야에 알려지거나 본 출원인의 공동 계류중인 미국 특허 출원 제 10/234,334 호(2002년 9월 4일 출원)에 개시되며, 본 명세서에서 참조로 통합된 프로세스 단계들에 따라 형성될 수 있다. 그러한 공동 계류 출원에 개시된 프로세스는 CMOS 및 메모리 디바이스의 N+ 소스 및 드레인 및 P+ 소스 및 드레인을 형성하기 직전 까지 수행된다. 그러한 시점에서, 본 명세서의 개시부에 기술된 프로세스가, 본 발명의 매립된 소스 비트 라인을 형성하기 위해, 삽입된다. 본 발명의 매립된 소스 비트 라인의 형성 동안, 디바이스의 나머지가 마스킹되어, 메모리 어레이의 소스만이 형성되도록 한다. 또한, 메모리 어레이의 형성이 완료된 후에, 메모리 어레이가 마스킹되고, CMOS 디바이스가 개구되어, N+ 및 P+ 소스 및 드레인을 형성한다.
전술한 프로세스는, 변형된, 여전히 이용되는 깊은 트렌치 분리 형성일 수 있으며, 디커플링 캐패시터를 추가할 수 있다. 이것은 잘 알려진 인시튜 도핑 프로세스(in-situ doped process)에서 비도핑된 폴리실리콘(77)을 도핑된 폴리실리콘으로 대체함으로써 달성될 수 있는데, 즉, 보다 나은 균일성을 위해 증착 동안 가스 흐름을 통해 도핑이 수행된다. N 도핑 및 P 도핑 폴리실리콘에 대한 포스핀(phosphine)(PH3) 및 B2H6와 같은 적절한 가스가, 양극에 대한 깊은 N 웰을 통해, 또는 음극에 대한 P 웰 또는 기판을 통해 각각 흐른다. 메모리 어레이 부분의 경우, 대략 0.5 미크론의 리세스를 제공하기 위해 폴리실리콘이 화학 및 기계적으로 연마되는 상기 흐름을 따른다. 트렌치의 나머지는, 대략 5000 Å 두께를 갖는 TEOS의 화학 기상 증착층으로 충진된다. 디커플링 캐패시터 부분에 대해, 단부에 리세스가 제공되지 않거나 작은 리세스가 제공되고, 프로세스는 상부 전극 접속을 위해 콘택트를 부가한다.
도 12를 참조하면, P 타입 기판(40)이 적절하게 패터닝되어, 얕은 트렌치 분리 영역(120)을 형성한다. CMOS 트랜지스터 및 임의의 선형 또는 고전압 디바이스의 각 쌍인 트렌치 분리 영역(120)이 기판상에 형성된다. 깊은 트렌치(46)는 메모리 열들을, 서로 분리시키며, 다른 디바이스로부터 분리시킨다. 당업자라면, 본 발명은, 도핑이 적절하게 역으로 되는 N 타입 기판상에서 행해질 수 있음을 이해할 것이다. 도 13에 도시된 바와 같이, 기판이 부동 게이트 산화물(121)로 커버되고, 그 후에 폴리실리콘의 층(122)이 뒤따른다. 층들의 증착 이전에, 부분 A와 같은 기판의 적절한 부분이 개별적으로 패터닝되고, P 웰(42)을 둘러싸는 N 웰(41)을 포함하는 3중 웰을 갖도록 주입된다. 트랜지스터들의 논리 CMOS 쌍은 영역 B에 위치된다. 그러한 B 영역들은 CMOS 논리 쌍들이 아닌 다른 트랜지스터를 포함할 수 있다. 당업자라면, 한 가지 도전성 타입의 트랜지스터가 B 영역들에 형성되고, 트랜지스터들의 타입은, LDMOS 트랜지스터와 같은 파워 트랜지스터를 포함하는, 그러나 그것에 한정되지 않는, 논리 또는 선형일 수 있음을 이해할 것이다.
그 후, 산화물 및 폴리실리콘층이 포토레지스트(123)로 패터닝되어, 부동 게이트 슬롯(비트 라인에 평행함)을 형성한다. 도 14를 참조하면, ONO 인터폴리(interpoly) 유전체의 층(124)이 기판상에 증착된다. 층(124)은 열적으로 성장된 바닦 산화물과, 이후에 상부 산화물을 형성하도록 재산화되는 저온 증착 폴리실리콘의 증착층을 순차적으로 포함한다. 층(124)은 포토레지스트에 의해 적절하게 패터닝되어, 도 15에 도시된 바와 같이, EEPROM 스택에서의 ONO 인터폴리 유전체의 3개 층 중 2개를 형성한다. 이 시점에서, 층(124) 및 폴리실리콘층(111)은 주변 영역 B로부터 스트립되고, 적절하게 패터닝 및 주입되어, P 웰(142) 및 N 웰(141)을 형성한다.
도 16에 도시된 바와 같이, 기판(40)은 산화물층(125)으로 커버되며, 폴리실리콘(126)의 제 2 층이 뒤따른다. 층(125)은 논리 및 선형 디바이스를 위한 게이트 산화물층을 형성하고, ONO 유전체층(124)의 상부 산화물층을 형성한다. 폴리실리콘층(126)은 패터닝 및 에칭되어, EEPROM 트랜지스터, 및 논리 및 선형 트랜지스터의 제어 게이트들을 형성한다.
이하에서는, 본 출원인의 공동 계류 미국 특허 출원 제 10/234,344 호(2002년 9월 4일 출원)과 유사한, 메모리 셀의 신뢰도를 최적화하고 얕은 논리 디바이스 S/D 접합을 유지하는 2중 측벽 산화물을 설명한다. 제 1 TEOS 층(130)이 제 2 폴리실리콘층(126)상에 증착된다. 그 후, 제 1 TEOS 층(130)은 포토레지스트(123)로 적절하게 패터닝되어, EEPROM의 소스 및 드레인 영역을 개방시킨다. 소스 및 드레인 영역은 적절하게 주입되어, EEPROM의 소스 및 드레인을 형성한다.(도 17 참조) 그 후, 폴리실리콘층(126)상에서 정지되는 높은 선택적 반응성 이온 에칭에 의해 제 1 TEOS 층(130)이 제거된다. 그 다음, EEPROM의 게이트 스택의 측벽이 산화되어, 플래쉬 스택 트랜지스터에 적합한 측벽 산화물을 제공한다. 산화는 대략 30분 동안 노(furnace)내에서 섭씨 약 850 - 950°의 온도로 발생되어, 게이트 스택의 폴리실리콘 영역상에 약 15 나노미터 두께의 측벽을 성장시킨다.(도 18 참조) 그 후, 제 2 TEOS 층(132)이 기판(40)상에 증착된다. TEOS 층(132)은 포토레지스트층(123)으로 적절하게 패터닝되어, 게이트를 형성하고, 논리 및 선형 트랜지스터의 소스 및 드레인을 개방시킨다.(도 19 참조)
논리 및/또는 선형 트랜지스터의 소스 및 드레인은 주입되고, 제 2 TEOS 층(132)은 반응성 이온 에칭에 의해 제거되며, 주변 트랜지스터의 게이트는 보다 얇은 측벽 산화물을 수용한다. 그러한 측벽 산화물은 대략 6 나노미터이며, 비교적 짧은 신속한 열 어닐링 단계에 의해 생성된다. 신속한 열 어닐링은 약 10 - 20 초 동안, 약 700 - 900℃에서 수행된다. 그것은 논리 및/또는 선형 트랜지스터에서의 도핑을 활성화시키지만, 그들을 기판내로 매우 멀리 구동하지는 않는다. 이것은 비교적 가까이 이격된 트랜지스터들을 갖는 논리 및/또는 선형 영역을 초래한다.
그 후, 기판이 마스킹되어, 메모리 어레이에서의 단지 선택된 소스 영역들만이 노출된다. 그러한 영역들은 노출되고, P 타입 주입물로 주입되어, 메모리의 소스 N 접합에 대해, P+ 바디 타이를 형성한다. 상위 레벨의 금속(예를 들면, M3)으로부터의 추가적인 금속 스트랩은 소스 레일 저항(rail resistance)이 저하되도록 할 것이다. 모든 소스 영역이 금속 스트랩을 필요로 하는 것은 아니며, 32 또는 64 소스 영역마다이면 충분하다. M1 비트 라인 및 M3 소스 라인 둘다 서로의 상부로 진행되므로, 금속 스트랩 M3의 추가로 인한 비트 라인 피치 증가는 없다. 당업자라면, 그러한 이점을 실현하여, 50% 셀 영역 감소 또는 ∼30% 칩 감소를 달성할 수 있을 것이다.
전술한 프로세스의 결과로서, 제조자는, 상이한 측벽 절연 두께를 갖는 논리 및/또는 선형 및 메모리 디바이스를 구비한 단일 집적 회로를 생성할 수 있다. 논리 및/또는 선형 영역에서, 측벽은 논리 및/또는 선형 디바이스를 위해 허용된 영역에 보다 많은 트랜지스터를 제공하는데 요구되는 만큼 얇아지도록 최적화될 수 있다. 메모리 영역에서, 메모리 디바이스는 측벽 산화물이, 인터폴리 유전체층에 저장된 전하가 메모리 트랜지스터의 동작에 입증되지 않은 효과를 갖지 않도록 방지하기에 충분한 두께를 갖도록 최적화된다.
3중 웰은 사용자가 어레이를 프로그래밍, 소거 및 판독하기 위해, 깊은 매립된 N 웰(41) 및 얕은 P 웰(42)상의 전압을 제어하도록 허용한다. 프로그래밍, 소거 및 판독하기 위한 전형적인 동작 파라미터 세트가 이하의 표에 도시되며, 여기서, 선택 및 비선택된 구성 요소에 인가된 전압이 식별된다.
Figure 112005076785653-pct00001
동작시에, 사용자가 소정의 트랜지스터 셀의 내용을 판독하고자 원할 경우, 트랜지스터와 관련된 워드 라인이 대략 2.5 볼트로 상승된다. 또한, 드레인에 접속된 비트 라인은 대략 1.25 볼트의 전압에 접속된다. 그 다음, 셀의 출력이 다른 또는 소스 비트 라인상에 나타난다. 깊은 N 웰은 0 볼트로 유지된다. 나머지 어레이의 다른 전극들 모두에 대한 전압은 0 볼트로 설정된다.
트랜지스터를 프로그래밍하기 위해, 선택된 트랜지스터를 갖는 게이트의 워드 라인이 +14 볼트로 상승된다. 드레인 비트 라인은 채널을 통해 균일한 전압을 제공하기 위해, 매립된 소스 비트 라인에서의 같이 -3 볼트로 낮추어진다. 깊은 N 웰(41)은 0 볼트로 설정된다. 비선택된 트랜지스터의 게이트는 0 또는 -3 볼트로 설정되고, 다른 전극들은 +3 볼트로 설정된다. 프로그램 트랜지스터를 소거하기 위해, 드레인 및 소스 비트 라인이 +3 볼트로 설정되고, 게이트는 -14 볼트로 설정된다. 비선택된 트랜지스터의 게이트는 0과 +3 볼트 사이로 설정되고, 다른 전극들 모두는 +3 볼트로 설정된다.
어레이의 구성이 도 6에 개략적으로 도시된다. 드레인 및 소스 영역은 소정의 열에서 서로 정렬되고, 열들(11.n)은 서로 평행하다. 워드 라인(15.n)은 열(11.n)을 가로지른다. 드레인들은 제 1의 상승된 비트 라인(13)에 의해 함께 접속된다. 소스들은 매립된 비트 라인(14)에 의해 함께 접속된다. 이러한 배열에 있어서, 소스 및 드레인 영역은 서로 정렬되고, 최소의 능동 영역을 필요로 한다. 또한, 단지 하나의 금속 라인이 존재한다. 이것은 트랜지스터들을 상호접속하는 것의 복잡성을 감소시키고, 디바이스의 능동 영역에서의 가치있는 공간을 절약한다. 본 발명에 있어서, 단일의 금속 라인을 위해 단지 한 세트의 비아 및 수직 콘택트가 필요하다.
본 발명의 현저한 특징들을 개시하였으며, 당업자라면, 첨부된 특허 청구 범위의 사상 및 영역을 벗어나지 않고서도, 전술한 내용에 대한 변경, 추가, 대체가 가능함을 이해할 것이다.

Claims (30)

  1. 플래쉬 메모리 셀의 어레이를 갖는 반도체 디바이스에 있어서,
    반도체 기판과,
    열 및 행으로 배열되며, 부동 게이트를 갖는 트랜지스터를 포함하는 반복 셀과,
    각 셀에서의, 인접한 트랜지스터들을 위한 공통 소스와,
    상기 공통 소스의 반대 측면들상의 제 1 및 제 2 부동 게이트와,
    상기 제 1 및 제 2 부동 게이트의 다른 측면상의 각각의 제 1 및 제 2 드레인과,
    인접한 열들 사이에 배치되어, 각각의 열에서의 상기 트랜지스터를 상기 인접한 열들에서의 트랜지스터로부터 분리하기 위한 깊은 트렌치로서, 1.4 미크론 내지 3.0 미크론 범위에서의 깊이를 가지며 폴리실리콘으로 충진되는, 깊은 트렌치를 포함하고,
    상기 공통 소스는 상기 기판에서의 매립된 비트 라인과 함께 접속되고,
    상기 드레인은 서로 정렬되며, 상기 기판상에 배치되고 상기 드레인 및 소스와 정렬되는 금속 콘택트층에 접속되는
    반도체 디바이스.
  2. 삭제
  3. 제 1 항에 있어서,
    제 1 극성의 기판과, 반대의 제 2 극성의 깊은 웰을 구비하되, 상기 깊은 트렌치는 상기 제 2 극성의 상기 깊은 웰의 깊이까지 또는 그것을 벗어나 연장하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    각각의 공통 소스는 소스 극성에 대해 반대 극성의 바디 타이(body tie)를 갖는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 바디 타이는 상기 트랜지스터의 게이트상의 스페이서에 대해 자체 정렬되는 반도체 디바이스.
  6. 제 1 항에 있어서,
    깊은 트렌치 분리 영역은 상기 메모리 셀에 대한 전하 펌프(charge pump)를 위한 캐패시터를 제공하며, 상기 트렌치는 도핑된 물질로 충진되는 반도체 디바이스.
  7. 제 1 항에 있어서,
    표면상에 배치되며, 얕은 트렌치 분리 영역에 의해 서로 분리되는 논리 또는 선형 디바이스를 더 포함하는 반도체 디바이스.
  8. 복수의 부동 게이트 트랜지스터―상기 트랜지스터는 열에서 정렬된 그들의 소스 및 드레인과 함께 배열됨―를 포함하는 플래쉬 메모리 어레이를 갖는 반도체 디바이스에 있어서,
    복수의 행을 형성하기 위해 상기 열로 가로질러 연장하는 복수의 워드 라인―각각의 워드 라인은 상기 워드 라인 아래의 상기 트랜지스터의 부동 게이트에 접속됨―과,
    복수의 제 1 및 제 2 부동 게이트 트랜지스터를 포함하는 각각의 열―상기 제 1 및 제 2 부동 게이트 트랜지스터 각각은 드레인과, 소스와, 그의 드레인과 소스 사이의 부동 게이트를 가짐―과,
    상기 제 1 및 제 2 부동 게이트의 반대 측면들 사이에 배치되어, 2개의 인접한 트랜지스터에 대한 소스를 제공하는 공통 소스 영역과,
    인접한 열들 사이에 배치되어, 각각의 열에서의 상기 트랜지스터를 상기 인접한 열들에서의 트랜지스터로부터 분리하기 위한 깊은 트렌치로서, 1.4 미크론 내지 3.0 미크론 범위에서의 깊이를 가지며 폴리실리콘으로 충진되는, 깊은 트렌치와,
    상기 제 1 및 제 2 부동 게이트의 다른 측면들상에 각각 배치된 제 1 및 제 2 드레인 영역과,
    상기 기판의 표면 아래에 매립되어, 각각의 열에서 상기 부동 게이트 트랜지스터의 공통 소스들을 함께 접속하는 복수의 제 1 비트 라인과,
    상기 소스와 동일한 열에서 서로 정렬되어, 각각의 열에서의 상기 제 1 및 제 2 부동 게이트 트랜지스터의 제 1 및 제 2 드레인과 접촉하는 드레인 콘택트와,
    상기 드레인 콘택트를 서로 측방향으로 분리시키는, 상기 기판상의 절연층과,
    복수의 제 2 비트 라인―각각의 제 2 비트 라인은 상기 절연층상에서 그의 대응하는 열에 평행하게 연장되며, 상기 절연층을 통해 연장되어 상기 어레이의 각각의 열에서의 상기 드레인 콘택트와 접촉함―을 포함하는
    반도체 디바이스.
  9. 제 8 항에 있어서,
    제 1 극성의 기판과, 반대의 제 2 극성의 깊은 웰을 구비하되, 상기 깊은 트렌치는 상기 제 2 극성의 상기 깊은 웰의 깊이까지 또는 그것을 벗어나 연장하는 반도체 디바이스.
  10. 제 8 항에 있어서,
    각각의 공통 소스는 소스 극성에 대해 반대 극성의 바디 타이를 갖는 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 바디 타이는 상기 트랜지스터의 게이트상의 스페이서에 대해 자체 정렬되는 반도체 디바이스.
  12. 제 8 항에 있어서,
    깊은 트렌치 분리 영역은 상기 메모리 셀에 대한 전하 펌프를 위한 캐패시터를 제공하며, 상기 트렌치는 도핑된 물질로 충진되는 반도체 디바이스.
  13. 제 8 항에 있어서,
    표면상에 배치되며, 얕은 트렌치 분리 영역에 의해 서로 분리되는 논리 또는 선형 디바이스를 더 포함하는 반도체 디바이스.
  14. 메모리 어레이를 갖는 반도체 디바이스에 있어서,
    반도체 기판내의 메모리 셀과,
    제 1의 복수의 메모리 셀에 대한 제어 전극을 포함하는 워드 라인과,
    제 2의 복수의 메모리 셀에 대한 제 1 전류 운반 전극을 전기적으로 접속하는 제 1 비트 라인과,
    제 3의 복수의 메모리 셀의 제 2 전류 운반 전극을 전기적으로 접속하는 제 2 비트 라인과,
    인접한 열들 사이에 배치되어, 각각의 열에서의 상기 트랜지스터를 상기 인접한 열들에서의 트랜지스터로부터 분리하기 위한 깊은 트렌치로서, 1.4 미크론 내지 3.0 미크론 범위에서의 깊이를 가지며 폴리실리콘으로 충진되어 있는, 깊은 트렌치를 포함하고,
    상기 메모리 어레이내에서, 상기 제 1 비트 라인이 상기 기판에 매립되고, 상기 제 2 비트 라인이 상기 기판상에서 상기 제 1 비트 라인으로부터 수직으로 이격되고 상기 제 1 비트 라인과 평행하게 연장되며 상기 워드 라인과는 상이한 높이(elevation)로 배치되는
    반도체 디바이스.
  15. 삭제
  16. 제 14 항에 있어서,
    제 1 극성의 기판과, 반대의 제 2 극성의 깊은 웰을 구비하되, 상기 깊은 트렌치는 상기 제 2 극성의 상기 깊은 웰의 깊이까지 또는 그것을 벗어나 연장하는 반도체 디바이스.
  17. 제 14 항에 있어서,
    각각의 공통 소스는 소스 극성에 대해 반대 극성의 바디 타이를 갖는 반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 바디 타이는 상기 트랜지스터의 게이트상의 스페이서에 대해 자체 정렬되는 반도체 디바이스.
  19. 제 14 항에 있어서,
    깊은 트렌치 분리 영역은 상기 메모리 셀에 대한 전하 펌프를 위한 캐패시터를 제공하며, 상기 트렌치는 도핑된 물질로 충진되는 반도체 디바이스.
  20. 제 14 항에 있어서,
    표면상에 배치되며, 얕은 트렌치 분리 영역에 의해 서로 분리되는 논리 또는 선형 디바이스를 더 포함하는 반도체 디바이스.
  21. 시스템 온 칩(system on chip) 반도체 디바이스에 있어서,
    복수의 논리 디바이스와,
    복수의 선형 디바이스와,
    상기 논리 디바이스를 서로 분리시키고, 상기 선형 디바이스를 서로 분리시키는 얕은 트렌치 분리 영역과,
    메모리 셀의 어레이를 포함하되,
    상기 메모리 셀의 어레이는,
    제 1의 복수의 메모리 셀에 대한 제어 전극을 포함하는 워드 라인과,
    제 2의 복수의 메모리 셀에 대한 제 1 전류 운반 전극을 전기적으로 접속하는 제 1 비트 라인과,
    복수의 열을 포함하고,
    각각의 열은,
    제 3의 복수의 메모리 셀의 제 2 전류 운반 전극을 전기적으로 접속하는 제 2 비트 라인과,
    인접한 열들 사이에 배치되어, 각각의 열에서의 상기 트랜지스터를 상기 인접한 열들에서의 트랜지스터로부터 분리하기 위한 깊은 트렌치로서, 1.4 미크론 내지 3.0 미크론 범위에서의 깊이를 가지며 폴리실리콘으로 충진되어 있는, 깊은 트렌치를 포함하고,
    상기 메모리 어레이내에서, 상기 제 1 비트 라인이 상기 기판에 매립되고, 상기 제 2 비트 라인이 상기 기판상에서 상기 제 1 비트 라인으로부터 수직으로 이격되고 상기 제 1 비트 라인과 평행하게 연장되며 상기 워드 라인과는 상이한 높이로 배치되는
    반도체 디바이스.
  22. 제 21 항에 있어서,
    제 1 극성의 기판과, 반대의 제 2 극성의 깊은 웰을 구비하되, 상기 깊은 트렌치는 상기 제 2 극성의 상기 깊은 웰의 깊이까지 또는 그것을 벗어나 연장하는 반도체 디바이스.
  23. 제 21 항에 있어서,
    각각의 공통 소스는 소스 극성에 대해 반대 극성의 바디 타이를 갖는 반도체 디바이스.
  24. 제 21 항에 있어서,
    상기 바디 타이는 상기 트랜지스터의 게이트상의 스페이서에 대해 자체 정렬되는 반도체 디바이스.
  25. 제 21 항에 있어서,
    깊은 트렌치 분리 영역은 상기 메모리 셀에 대한 전하 펌프를 위한 캐패시터를 제공하는 반도체 디바이스.
  26. 반도체 기판에 시스템 온 칩 디바이스를 제조하는 방법―상기 디바이스는 저전력 논리 디바이스와, 고전력 드라이버 디바이스와, 복수의 부동 게이트 트랜지스터를 포함하는 플래쉬 메모리 어레이를 구비하고, 상기 부동 게이트 트랜지스터는 열에서 정렬된 그들의 소스 및 드레인과 함께 배열됨―에 있어서,
    복수의 행을 형성하기 위해 상기 열로 가로질러 연장하는 복수의 워드 라인을 형성하는 단계―각각의 워드 라인은 상기 워드 라인 아래의 상기 트랜지스터의 부동 게이트에 접속됨―와,
    복수의 제 1 및 제 2 부동 게이트 트랜지스터를 포함하는 열을 형성하는 단계―상기 제 1 및 제 2 부동 게이트 트랜지스터 각각은 드레인과, 소스와, 그의 드레인과 소스 사이의 부동 게이트를 가짐―와,
    각각의 열에서, 상기 제 1 및 제 2 부동 게이트의 반대 측면들 사이에 배치되어, 2개의 인접한 트랜지스터에 대한 소스를 제공하는 공통 소스 영역을 형성하는 단계와,
    각각의 열에서, 상기 제 1 및 제 2 부동 게이트의 다른 측면들상에 각각 배치된 제 1 및 제 2 드레인 영역을 형성하는 단계와,
    각각의 열에서, 상기 소스와 함께 정렬되어, 각각의 열에서의 상기 제 1 및 제 2 부동 게이트 트랜지스터의 제 1 및 제 2 드레인과 접촉하는 드레인 콘택트를 형성하는 단계와,
    각각의 열에서, 상기 기판의 표면 아래에 매립되어, 상기 부동 게이트 트랜지스터의 공통 소스들을 함께 접속하는 제 1 비트 라인을 형성하는 단계와,
    각각의 열에서, 상기 기판상에서 및 상기 매립된 비트 라인상에서 배치되며, 상기 열에서의 부동 게이트 트랜지스터상의 드레인과 접촉하기 위해 상기 표면으로 연장되는 콘택트를 갖는 제 2 상승 비트 라인을 형성하는 단계와,
    인접한 열들 사이에 배치되어, 각각의 열에서의 상기 트랜지스터를 상기 인접한 열들에서의 트랜지스터로부터 분리하기 위한 깊은 트렌치로서, 1.4 미크론 내지 3.0 미크론 범위에서의 깊이를 가지며 폴리실리콘으로 충진되어 있는, 깊은 트렌치를 형성하는 단계를 포함하는
    시스템 온 칩 디바이스 제조 방법.
  27. 제 26 항에 있어서,
    바디 타이를 형성하기 위해 상기 소스 영역내로 바디 타이 도펀트를 주입하고, 상기 바디 타이를 규화물화(siliciding)하는 단계를 더 포함하는 시스템 온 칩 디바이스 제조 방법.
  28. 제 26 항에 있어서,
    바디 타이 주입물은 상기 소스 영역의 극성에 대해 반대의 극성을 갖는 시스템 온 칩 디바이스 제조 방법.
  29. 제 26 항에 있어서,
    상기 소스 및 드레인의 극성과 반대 극성의 제 1 웰을 형성하는 단계와,
    상기 제 1 웰을 둘러싸며, 상기 소스 및 드레인과 동일한 극성을 갖는 제 2 웰을 형성하는 단계와,
    상기 제 1 웰과 동일한 극성의 제 3 웰을 형성하는 단계와,
    상기 제 2 웰을 관통하는 깊이의 깊은 트렌치를 형성하는 단계를 포함하는 시스템 온 칩 디바이스 제조 방법.
  30. 제 26 항에 있어서,
    제 3 웰은 상기 기판을 포함하는 시스템 온 칩 디바이스 제조 방법.
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