JP2806552B2 - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
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- JP2806552B2 JP2806552B2 JP1132104A JP13210489A JP2806552B2 JP 2806552 B2 JP2806552 B2 JP 2806552B2 JP 1132104 A JP1132104 A JP 1132104A JP 13210489 A JP13210489 A JP 13210489A JP 2806552 B2 JP2806552 B2 JP 2806552B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本願発明は、Ｐ型半導体基板の一主面にソースとドレ
インになるＮ＋型拡散層を間隔をもって有し前記Ｐ型半
導体基板上の前記ソース・ドレインのＮ＋型拡散層の間
に第１のゲート絶縁膜を介して浮遊ゲート電極を有し、
前記浮遊ゲート電極上部に第２のゲート絶縁膜を介して
制御ゲート電極を有する半導体不揮発性記憶装置に係わ
り、その特徴は、前記ドレインのＮ＋型拡散層が、前記
浮遊ゲート電極とは重ならないように間隔領域をもって
形成され、前記浮遊ゲート電極と前記ドレインのＮ＋型
拡散層間の前記間隔領域を含み前記浮遊ゲート電極下の
チャンネル領域に向かって広がるＮ−型拡散層を有する
構造とし書き込み動作を前記Ｎ−型拡散層の領域におい
てアバランチェホットエレクトロンを生成させて前記浮
遊ゲート電極にエレクトロン注入させることにより行う
ことである。
インになるＮ＋型拡散層を間隔をもって有し前記Ｐ型半
導体基板上の前記ソース・ドレインのＮ＋型拡散層の間
に第１のゲート絶縁膜を介して浮遊ゲート電極を有し、
前記浮遊ゲート電極上部に第２のゲート絶縁膜を介して
制御ゲート電極を有する半導体不揮発性記憶装置に係わ
り、その特徴は、前記ドレインのＮ＋型拡散層が、前記
浮遊ゲート電極とは重ならないように間隔領域をもって
形成され、前記浮遊ゲート電極と前記ドレインのＮ＋型
拡散層間の前記間隔領域を含み前記浮遊ゲート電極下の
チャンネル領域に向かって広がるＮ−型拡散層を有する
構造とし書き込み動作を前記Ｎ−型拡散層の領域におい
てアバランチェホットエレクトロンを生成させて前記浮
遊ゲート電極にエレクトロン注入させることにより行う
ことである。
［従来の技術］ 従来、この種の２層のゲート電極を有する半導体不揮
発性記憶装置において電荷を蓄積する浮遊ゲート電極に
電荷を導入する機構として、主なものにホットキャリア
注入によるものがある。その代表的な構造例を第３図に
示す。第３図において、31はＰ型半導体基板、32はＮ＋
拡散層、33はドレイン、34はソース、35は第１のゲート
絶縁膜、36は第２のゲート絶縁膜、37は浮遊ゲート電
極、38は制御ゲート電極である。
発性記憶装置において電荷を蓄積する浮遊ゲート電極に
電荷を導入する機構として、主なものにホットキャリア
注入によるものがある。その代表的な構造例を第３図に
示す。第３図において、31はＰ型半導体基板、32はＮ＋
拡散層、33はドレイン、34はソース、35は第１のゲート
絶縁膜、36は第２のゲート絶縁膜、37は浮遊ゲート電
極、38は制御ゲート電極である。
第４図には書き込み動作を説明するセルのアレイ配置
構成図を示す。第１のセルC1から第ＮのセルCNまでのＮ
個のセルのソース，ドレインが各々１つのソース線，ビ
ット線に接続されているものとしている。また、第１の
セルC1が書き込み選択セルであり、第２のセルC2から第
ＮのセルCNが非選択セルであるものとしている。
構成図を示す。第１のセルC1から第ＮのセルCNまでのＮ
個のセルのソース，ドレインが各々１つのソース線，ビ
ット線に接続されているものとしている。また、第１の
セルC1が書き込み選択セルであり、第２のセルC2から第
ＮのセルCNが非選択セルであるものとしている。
第４図において、41は書き込み電位（VPP）、42は接
地電位、43は高電位、44はドレイン、45はソース、46は
ビット線電位、47はソース線電位、48は制御ゲート電
極、49は浮遊ゲート電極である。ここで、第３図より明
らかなように、セルのソース34,ドレイン33は１重のＮ
＋拡散層32により形成されている。
地電位、43は高電位、44はドレイン、45はソース、46は
ビット線電位、47はソース線電位、48は制御ゲート電
極、49は浮遊ゲート電極である。ここで、第３図より明
らかなように、セルのソース34,ドレイン33は１重のＮ
＋拡散層32により形成されている。
セルの書き込み動体を第４図を用いて説明する。第１
のセルC1から第ＮのセルCNまでのドレイン44が接続され
たビット線には、負荷を通して書き込み電位（VPP）41
が印加され、ソース45が接続されたソース線47は接地電
位42に落とされる。その後、書き込み選択された第１の
セルC1の制御ゲート電極48を高電位43にして非選択の第
２から第ＮのセルC2〜CNの制御ゲート電極48を接地電位
42に落とす。この時、ビット線電位46は、選択セルC1を
流れる書き込み電流IPと、非選択セルC2〜CNを流れるリ
ーク電流（Ｎ−１）・ILの和IP＋（Ｎ−１）ILによる負
荷のところでの電位降下分だけ、書き込み電位41（VP
P）より低い電位になる。選択セルC1の浮遊ゲート電極3
7,49の電位VFGは VFG＝（CFG/CT）VCG＋（CD/CT）VD、CT≡CB＋CFG＋CD、
で表され、ここでCBは浮遊ゲート電極37,49とＰ型半導
体基板31及びソース34,45との間の容量、CFGは浮遊ゲー
ト電極37,49と制御ゲート電極38,48の間の容量、CDは浮
遊ゲート電極とドレイン33,44の間の容量でありCTは、C
BとCFG,CDを加えた容量であり、VCGは選択セルC1の制御
ゲート電極38,48に印加された高電位43、VDはビット線
電位46である。この場合選択セルC1はオン動作をし、ド
レイン33,44近傍で生成したチャンネルホットエレクト
ロンは第１のゲート絶縁膜35のポテンシャル障壁を越え
て、浮遊ゲート電極37,49に注入される。一方、非選択
セルC2〜CNの浮遊ゲート電極37,49の電位VFGは、 VFG＝（CD/CT）VD、CT≡CB＋CFG＋CDで表される。浮遊
ゲート電極37,49につく容量の総和CTに対して、ドレイ
ン33,44との間につく容量CDが十分に小さい場合には浮
遊ゲート電極37,49とソース34,45間の電圧VFGはセルト
ランジスタのしきい値電圧FLより小さくなり、セルトラ
ンジスタはオフする。非選択セルC2〜CNに流れる電流は
セルトランジスタのサブスレッショルド電流になる。
のセルC1から第ＮのセルCNまでのドレイン44が接続され
たビット線には、負荷を通して書き込み電位（VPP）41
が印加され、ソース45が接続されたソース線47は接地電
位42に落とされる。その後、書き込み選択された第１の
セルC1の制御ゲート電極48を高電位43にして非選択の第
２から第ＮのセルC2〜CNの制御ゲート電極48を接地電位
42に落とす。この時、ビット線電位46は、選択セルC1を
流れる書き込み電流IPと、非選択セルC2〜CNを流れるリ
ーク電流（Ｎ−１）・ILの和IP＋（Ｎ−１）ILによる負
荷のところでの電位降下分だけ、書き込み電位41（VP
P）より低い電位になる。選択セルC1の浮遊ゲート電極3
7,49の電位VFGは VFG＝（CFG/CT）VCG＋（CD/CT）VD、CT≡CB＋CFG＋CD、
で表され、ここでCBは浮遊ゲート電極37,49とＰ型半導
体基板31及びソース34,45との間の容量、CFGは浮遊ゲー
ト電極37,49と制御ゲート電極38,48の間の容量、CDは浮
遊ゲート電極とドレイン33,44の間の容量でありCTは、C
BとCFG,CDを加えた容量であり、VCGは選択セルC1の制御
ゲート電極38,48に印加された高電位43、VDはビット線
電位46である。この場合選択セルC1はオン動作をし、ド
レイン33,44近傍で生成したチャンネルホットエレクト
ロンは第１のゲート絶縁膜35のポテンシャル障壁を越え
て、浮遊ゲート電極37,49に注入される。一方、非選択
セルC2〜CNの浮遊ゲート電極37,49の電位VFGは、 VFG＝（CD/CT）VD、CT≡CB＋CFG＋CDで表される。浮遊
ゲート電極37,49につく容量の総和CTに対して、ドレイ
ン33,44との間につく容量CDが十分に小さい場合には浮
遊ゲート電極37,49とソース34,45間の電圧VFGはセルト
ランジスタのしきい値電圧FLより小さくなり、セルトラ
ンジスタはオフする。非選択セルC2〜CNに流れる電流は
セルトランジスタのサブスレッショルド電流になる。
［発明が解決しようとする課題］ 上述した従来の２層のゲート電極を有する半導体不揮
発性記憶装置においては、セルの縮小に伴い次のような
問題が生ずる。セルを縮小すると浮遊ゲート電極37,49
と制御ゲート電極38,48間の対向面積は小さくなるが、
第２のゲート絶縁膜36の膜厚は絶縁耐圧が持たなくなる
ために余り薄くすることはできない。従ってセルの縮小
とともに浮遊ゲート電極37,49と制御ゲート電極38,48間
の容量CFGが小さくなる。一方、浮遊ゲート電極37,49と
ドレイン33,44間の容量CDは容量CFGほどには小さくなら
ない。なぜならセルを縮小してもドレイン33,44のＮ＋
拡散層32の深さを浅くすることは困難であり、ドレイン
33,44と浮遊ゲート電極37とのオーバーラップ長を短く
し難いためである。
発性記憶装置においては、セルの縮小に伴い次のような
問題が生ずる。セルを縮小すると浮遊ゲート電極37,49
と制御ゲート電極38,48間の対向面積は小さくなるが、
第２のゲート絶縁膜36の膜厚は絶縁耐圧が持たなくなる
ために余り薄くすることはできない。従ってセルの縮小
とともに浮遊ゲート電極37,49と制御ゲート電極38,48間
の容量CFGが小さくなる。一方、浮遊ゲート電極37,49と
ドレイン33,44間の容量CDは容量CFGほどには小さくなら
ない。なぜならセルを縮小してもドレイン33,44のＮ＋
拡散層32の深さを浅くすることは困難であり、ドレイン
33,44と浮遊ゲート電極37とのオーバーラップ長を短く
し難いためである。
従ってセルの縮小に伴いCD/CT（CT＝CB＋CFG＋CD）は
大きくなる。このため書き込み動作時、非選択セルの浮
遊ゲート電極37,49の電位VFGの浮き上がりはVFG＝（CD/
CT）VDで表されるため、CD/CTの増加に従ってVFGも増加
し、セルトランジスタのしきい値を越えるようになる。
上述のようにセルの縮小により書き込み動作時の非選択
セルの浮遊ゲート電極37,49の電位VFGがセルトランジス
タのしきい値を越えるほどに浮き上がると、非選択セル
を流れるリース電流が増大し、ビット線電位46（VD）を
下げてしまい、選択セルの書き込み時間が長くなってし
まうという欠点がある。
大きくなる。このため書き込み動作時、非選択セルの浮
遊ゲート電極37,49の電位VFGの浮き上がりはVFG＝（CD/
CT）VDで表されるため、CD/CTの増加に従ってVFGも増加
し、セルトランジスタのしきい値を越えるようになる。
上述のようにセルの縮小により書き込み動作時の非選択
セルの浮遊ゲート電極37,49の電位VFGがセルトランジス
タのしきい値を越えるほどに浮き上がると、非選択セル
を流れるリース電流が増大し、ビット線電位46（VD）を
下げてしまい、選択セルの書き込み時間が長くなってし
まうという欠点がある。
本発明は上記従来の事情に鑑みなされたもので、ビッ
ト線電位の低下を抑えた半導体不揮発性記憶装置を提供
することを目的とする。
ト線電位の低下を抑えた半導体不揮発性記憶装置を提供
することを目的とする。
［発明の従来技術に対する相違点］ 上述した従来の２層のゲート電極を有する半導体不揮
発性記憶装置に対し、本発明はドレインのみ、あるいは
ソース、ドレインの両方の高濃度のＮ＋拡散層が浮遊ゲ
ート電極とはオーバーラップしないように間隔領域を有
し、該間隔領域を含んで浮遊ゲート電極下のチャンネル
方向に広がって延びる低濃度のＮ−拡散層の有する構造
を有し、セルの書き込み動作は、該Ｎ−拡散層領域にお
いてアバランシェホットエレクトロンを生成せしめ、該
ホットエレクトロンを浮遊ゲート電極に注入せしめて行
うという相違点を有する。
発性記憶装置に対し、本発明はドレインのみ、あるいは
ソース、ドレインの両方の高濃度のＮ＋拡散層が浮遊ゲ
ート電極とはオーバーラップしないように間隔領域を有
し、該間隔領域を含んで浮遊ゲート電極下のチャンネル
方向に広がって延びる低濃度のＮ−拡散層の有する構造
を有し、セルの書き込み動作は、該Ｎ−拡散層領域にお
いてアバランシェホットエレクトロンを生成せしめ、該
ホットエレクトロンを浮遊ゲート電極に注入せしめて行
うという相違点を有する。
［課題を解決するための手段］ 本発明の半導体不揮発性記憶装置は、Ｐ型半導体基板
の一主面にソースとドレインになるＮ＋型拡散層を間隔
をもって有し、前記Ｐ型半導体基板上の前記ソース・ド
レインのＮ＋型拡散層の間に第１のゲート絶縁膜を介し
て浮遊ゲート電極を有し、前記浮遊ゲート電極上部に第
２のゲート絶縁膜を介して制御ゲート電極を有する半導
体不揮発性記憶装置において、前記ドレインのＮ＋型拡
散層のみ、あるいは前記ソースとドレインのＮ＋拡散層
の両方が、前記浮遊ゲート電極とは重ならないように間
隔領域をもって形成され、前記浮遊ゲート電極と前記Ｎ
＋型拡散層間の前記間隔領域を含み前記浮遊ゲート電極
下のチャネル領域に向かって広がるＮ−型拡散層を有す
る構造とし、書き込み動作を前記Ｎ−型拡散層の領域に
おいてアバランシェホットエレクトロンを生成させて前
記浮遊ゲート電極にエレクトロン注入させることにより
行うことを特徴とする。
の一主面にソースとドレインになるＮ＋型拡散層を間隔
をもって有し、前記Ｐ型半導体基板上の前記ソース・ド
レインのＮ＋型拡散層の間に第１のゲート絶縁膜を介し
て浮遊ゲート電極を有し、前記浮遊ゲート電極上部に第
２のゲート絶縁膜を介して制御ゲート電極を有する半導
体不揮発性記憶装置において、前記ドレインのＮ＋型拡
散層のみ、あるいは前記ソースとドレインのＮ＋拡散層
の両方が、前記浮遊ゲート電極とは重ならないように間
隔領域をもって形成され、前記浮遊ゲート電極と前記Ｎ
＋型拡散層間の前記間隔領域を含み前記浮遊ゲート電極
下のチャネル領域に向かって広がるＮ−型拡散層を有す
る構造とし、書き込み動作を前記Ｎ−型拡散層の領域に
おいてアバランシェホットエレクトロンを生成させて前
記浮遊ゲート電極にエレクトロン注入させることにより
行うことを特徴とする。
［実施例］ 次に本発明について図面を参照して説明する。
第１図（ａ）は本発明を適用した２層のゲート電極を
有する半導体不揮発性記憶装置の第１実施例の縦断面図
である。
有する半導体不揮発性記憶装置の第１実施例の縦断面図
である。
Ｐ型半導体基板11の一主面に第１のゲート絶縁膜16を
介して、浮遊ゲート電極18を有し、浮遊ゲート電極18の
上部に第２のゲート絶縁膜17を介して制御ゲート電極19
を有し、Ｐ型半導体基板11の表面に浮遊ゲート電極18と
はオーバーラップしないようにオフセット間隔をもって
Ｎ＋拡散層12をソース15側とドレイン14側に有し、前記
オフセットの間隔領域を含んで浮遊ゲート電極18下のチ
ャンネル領域に広がって延びるＮ−拡散層13を有してい
る。ここで、前記Ｎ−拡散層13の不純物濃度は、書き込
み動作時に空乏層化して浮遊ゲート電極18とのオーバー
ラップ容量が無視できる様に、低濃度に設定されてい
る。
介して、浮遊ゲート電極18を有し、浮遊ゲート電極18の
上部に第２のゲート絶縁膜17を介して制御ゲート電極19
を有し、Ｐ型半導体基板11の表面に浮遊ゲート電極18と
はオーバーラップしないようにオフセット間隔をもって
Ｎ＋拡散層12をソース15側とドレイン14側に有し、前記
オフセットの間隔領域を含んで浮遊ゲート電極18下のチ
ャンネル領域に広がって延びるＮ−拡散層13を有してい
る。ここで、前記Ｎ−拡散層13の不純物濃度は、書き込
み動作時に空乏層化して浮遊ゲート電極18とのオーバー
ラップ容量が無視できる様に、低濃度に設定されてい
る。
上述の構造のセルにおける書き込み動作を以下に説明
する。
する。
書き込みを行うには、書き込みすべき選択セルのドレ
インと接続されたビット線に、直列に負荷を挟んで高電
圧の書き込み電圧を印加し、前記選択セルのソースと接
続されたソース線を接地し、前記選択セルの制御ゲート
電極に子電圧を印加してソース15,ドレイン14のＮ−拡
散層13の領域でアバランシェホットエレクトロンを生成
せしめ、このエレクトロンを浮遊ゲート電極18に注入す
る。
インと接続されたビット線に、直列に負荷を挟んで高電
圧の書き込み電圧を印加し、前記選択セルのソースと接
続されたソース線を接地し、前記選択セルの制御ゲート
電極に子電圧を印加してソース15,ドレイン14のＮ−拡
散層13の領域でアバランシェホットエレクトロンを生成
せしめ、このエレクトロンを浮遊ゲート電極18に注入す
る。
第２図は１層のゲート電極を有するMOS型電界効果ト
ランジスタで、そのソース，ドレインが本発明のソー
ス，ドレインと同様にＮ−拡散層がチャンネル方向に向
かってＮ−拡散層より広がった構造を持つトランジスタ
のＮ−拡散層をパラメータとした基板電流及びゲート電
流の電圧依存性を示す図である。尚、第２図はアイイー
イーイー インターナショナル エレクトロン デバイ
ス ミーティング 1984年 P.774『ホット キャリア
ディグレイデイション モーズ アンドオプチミゼイ
ション オブ エルディーディー モスエフイーティー
ズ』（IEEE International Electron Divices Meeting
1984 P.774 “Hot Carrier Degradation Modes and Opt
imization of LDD MOSFETs."）より引用した。
ランジスタで、そのソース，ドレインが本発明のソー
ス，ドレインと同様にＮ−拡散層がチャンネル方向に向
かってＮ−拡散層より広がった構造を持つトランジスタ
のＮ−拡散層をパラメータとした基板電流及びゲート電
流の電圧依存性を示す図である。尚、第２図はアイイー
イーイー インターナショナル エレクトロン デバイ
ス ミーティング 1984年 P.774『ホット キャリア
ディグレイデイション モーズ アンドオプチミゼイ
ション オブ エルディーディー モスエフイーティー
ズ』（IEEE International Electron Divices Meeting
1984 P.774 “Hot Carrier Degradation Modes and Opt
imization of LDD MOSFETs."）より引用した。
第２図の例ではＮ−拡散層を形成するのにリンイオン
を注入し、打ち込み量の大小で濃度の高低を水準分けし
ている。ゲート電流に注目すると、リン打ち込み量が１
×1013cm-2以上ではゲート電圧がドレイン電圧に等しく
なるあたりでピークを持つ特性を示し、５×1012cm-2以
下ではゲート電圧の高い領域でゲート電圧の増加と共に
ゲート電流が増加する特性になる。１×1013cm−２以上
の場合、ドレインのＮ−拡散層への空乏層の伸びは小さ
い。このため、このＮ−拡散層近傍のチャンネル領域で
電界強度が最大となり、ゲート電流はこの領域からのチ
ャンネルホットエレクトロンによる電流が支配的とな
る。一方、５×1012cm-2以下では、空乏層がドレインの
Ｎ−拡散層のほぼ全体に亘って伸びることになり、この
領域で電界強度が最大となる。また、Ｎ−拡散層が低不
純物濃度で高抵抗のため、ソースのＮ−拡散層内部での
電位降下が大きくなり、この部分の電界強度も大きくな
る。したがって、５×1012cm-2以下では、ソース、ドレ
インのＮ−拡散層内部で生成されるアバランシェホット
エレクトロンがゲート電流の支配的要因になる。
を注入し、打ち込み量の大小で濃度の高低を水準分けし
ている。ゲート電流に注目すると、リン打ち込み量が１
×1013cm-2以上ではゲート電圧がドレイン電圧に等しく
なるあたりでピークを持つ特性を示し、５×1012cm-2以
下ではゲート電圧の高い領域でゲート電圧の増加と共に
ゲート電流が増加する特性になる。１×1013cm−２以上
の場合、ドレインのＮ−拡散層への空乏層の伸びは小さ
い。このため、このＮ−拡散層近傍のチャンネル領域で
電界強度が最大となり、ゲート電流はこの領域からのチ
ャンネルホットエレクトロンによる電流が支配的とな
る。一方、５×1012cm-2以下では、空乏層がドレインの
Ｎ−拡散層のほぼ全体に亘って伸びることになり、この
領域で電界強度が最大となる。また、Ｎ−拡散層が低不
純物濃度で高抵抗のため、ソースのＮ−拡散層内部での
電位降下が大きくなり、この部分の電界強度も大きくな
る。したがって、５×1012cm-2以下では、ソース、ドレ
インのＮ−拡散層内部で生成されるアバランシェホット
エレクトロンがゲート電流の支配的要因になる。
ここで、２層のゲート電極を持つ場合には、第２図に
おけるゲート電圧は、浮遊ゲート電極とソースとの電位
差に当たる。本発明でソース・ドレインに形成されるＮ
−拡散層の濃度は５×1012cm-2以下のリン打ち込み量に
相当し、Ｎ−拡散層でアバランシェホットエレクトロン
が生成され易いように設定されるものである。
おけるゲート電圧は、浮遊ゲート電極とソースとの電位
差に当たる。本発明でソース・ドレインに形成されるＮ
−拡散層の濃度は５×1012cm-2以下のリン打ち込み量に
相当し、Ｎ−拡散層でアバランシェホットエレクトロン
が生成され易いように設定されるものである。
ところで、書き込み動作時、非選択時セルの制御ゲー
ト電極19は接地するが、本発明では、ドレインのＮ−拡
散層13が空乏層化していることにより、ドレイン14と浮
遊ゲート電極18との間のオーバーラップ容量は無視でき
るため、非選択セルのビット線電位による浮遊ゲート電
極の電位の浮き上がりはごく僅かであり、非選択セルの
リーク電流は微小に抑えられ、リーク電流によるビット
線電位の低下は問題にならなくなる。
ト電極19は接地するが、本発明では、ドレインのＮ−拡
散層13が空乏層化していることにより、ドレイン14と浮
遊ゲート電極18との間のオーバーラップ容量は無視でき
るため、非選択セルのビット線電位による浮遊ゲート電
極の電位の浮き上がりはごく僅かであり、非選択セルの
リーク電流は微小に抑えられ、リーク電流によるビット
線電位の低下は問題にならなくなる。
第１図（ｂ）は本発明を適用した２層のゲート電極を
有する半導体不揮発性記憶装置の第２実施例を示す縦断
面図である。第１実施例との構造上の違いは、ドレイン
14側にのみ、Ｎ＋拡散層12が浮遊ゲート電極18とオーバ
ーラップしないようにオフセット間隔をもって形成さ
れ、Ｎ−拡散層13が前記オフセット間隔領域を含んで浮
遊ゲート電極18下のチャンネル領域に広がって延びて形
成されている。ソース15側はＮ＋拡散層14が浮遊ゲート
電極18とオーバーラップ領域をもつように形成されてい
る。本実施例の書き込み動作は第１実施例と同様である
ので省略する。
有する半導体不揮発性記憶装置の第２実施例を示す縦断
面図である。第１実施例との構造上の違いは、ドレイン
14側にのみ、Ｎ＋拡散層12が浮遊ゲート電極18とオーバ
ーラップしないようにオフセット間隔をもって形成さ
れ、Ｎ−拡散層13が前記オフセット間隔領域を含んで浮
遊ゲート電極18下のチャンネル領域に広がって延びて形
成されている。ソース15側はＮ＋拡散層14が浮遊ゲート
電極18とオーバーラップ領域をもつように形成されてい
る。本実施例の書き込み動作は第１実施例と同様である
ので省略する。
［発明の効果］ 以上説明したように本発明は、２層のゲート電極を有
する半導体不揮発性記憶装置において、ドレインのみ、
あるいはソース、ドレインの両方の高濃度のＮ＋拡散層
が浮遊ゲート電極とはオーバーラップしないようにオフ
セット間隔領域を有し、該オフセット間隔領域を含んで
浮遊ゲート電極下のチャンネル方向に広がって延びる低
濃度のＮ−拡散層を有し、該−拡散層の濃度を浮遊ゲー
ト電極とのオーバーラップ容量が無視地できる程度に低
く設定するようにしたため、セルの書き込み動作時の非
選択セルの浮遊ゲート電極のビット線電位による浮き上
がりを抑えて、リーク電流を抑え、非選択セルのリーク
電流によるビット線電位の低下を抑えることができ、セ
ルの書き込み時間の短縮を図ることができるという効果
がある。
する半導体不揮発性記憶装置において、ドレインのみ、
あるいはソース、ドレインの両方の高濃度のＮ＋拡散層
が浮遊ゲート電極とはオーバーラップしないようにオフ
セット間隔領域を有し、該オフセット間隔領域を含んで
浮遊ゲート電極下のチャンネル方向に広がって延びる低
濃度のＮ−拡散層を有し、該−拡散層の濃度を浮遊ゲー
ト電極とのオーバーラップ容量が無視地できる程度に低
く設定するようにしたため、セルの書き込み動作時の非
選択セルの浮遊ゲート電極のビット線電位による浮き上
がりを抑えて、リーク電流を抑え、非選択セルのリーク
電流によるビット線電位の低下を抑えることができ、セ
ルの書き込み時間の短縮を図ることができるという効果
がある。
第１図（ａ）は本発明の第１実施例を示す縦断面図、第
１図（ｂ）は本発明の第２実施例を示す縦断面図、第２
図は本発明の２層のゲート電極を有する半導体不揮発性
記憶装置の書き込み動作を説明するために用いた基板電
流及びゲート電流のゲート電圧依存性を示す図、第３図
は従来の２層のゲート電極を有する半導体不揮発性記憶
装置の縦断面図、第４図は２層のゲート電極を有する半
導体不揮発性記憶装置の書き込み動作を説明するための
セル配置構成図である。 11……Ｐ型半導体基板、12……Ｎ＋拡散層、13……Ｎ−
拡散層、14……ドレイン、15……ソース、16……第１の
ゲート絶縁膜、17……第２のゲート絶縁膜、18……浮遊
ゲート電極、19……制御ゲート電極、31……Ｐ型半導体
基板、32……Ｎ＋拡散層、33……ドレイン、34……ソー
ス、35……第１のゲート絶縁膜、36……第２のゲート絶
縁膜、37……浮遊ゲート電極、38……制御ゲート電極、
41……書き込み電位（VPP）、42……接地電位、43……
高電位、44……ドレイン、45……ソース、46……ビット
線電位、47……ソース線電位、48……制御ゲート電極、
49……浮遊ゲート電極。
１図（ｂ）は本発明の第２実施例を示す縦断面図、第２
図は本発明の２層のゲート電極を有する半導体不揮発性
記憶装置の書き込み動作を説明するために用いた基板電
流及びゲート電流のゲート電圧依存性を示す図、第３図
は従来の２層のゲート電極を有する半導体不揮発性記憶
装置の縦断面図、第４図は２層のゲート電極を有する半
導体不揮発性記憶装置の書き込み動作を説明するための
セル配置構成図である。 11……Ｐ型半導体基板、12……Ｎ＋拡散層、13……Ｎ−
拡散層、14……ドレイン、15……ソース、16……第１の
ゲート絶縁膜、17……第２のゲート絶縁膜、18……浮遊
ゲート電極、19……制御ゲート電極、31……Ｐ型半導体
基板、32……Ｎ＋拡散層、33……ドレイン、34……ソー
ス、35……第１のゲート絶縁膜、36……第２のゲート絶
縁膜、37……浮遊ゲート電極、38……制御ゲート電極、
41……書き込み電位（VPP）、42……接地電位、43……
高電位、44……ドレイン、45……ソース、46……ビット
線電位、47……ソース線電位、48……制御ゲート電極、
49……浮遊ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】Ｐ型半導体基板の一主面にソースとドレイ
ンになる一対のＮ＋型拡散層を間隔をもって有し、前記
一対のＮ＋型拡散層の間に第１のゲート絶縁膜を介して
浮遊ゲート電極を有し、前記浮遊ゲート電極上部に第２
のゲート絶縁膜を介して制御電極を有する半導体不揮発
性記憶装置において、前記ソースの前記Ｎ＋型拡散層は
前記浮遊ゲート電極と重なるように形成され、前記ドレ
インの前記Ｎ＋型拡散層は前記浮遊ゲート電極とは重な
らないように間隔領域をもって形成され、前記間隔領域
を含み前記浮遊ゲート電極と重なる領域に形成された前
記ドレインの一部を成すＮ−型拡散層を有し、前記ドレ
インに負荷を介して書き込み電位を印加し、前記制御電
極に高電位を印加し、前記ソースに接地電位を印加し
て、前記浮遊ゲート電極にエレクトロンを注入し書き込
み動作を行うものであり、この書き込み動作時に前記Ｎ
−型拡散層の領域からのアバランシェホットエレクトロ
ン注入が支配的となるように、前記Ｎ−型拡散層の不純
物濃度が低濃度とされていることを特徴とする半導体不
揮発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132104A JP2806552B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1132104A JP2806552B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体不揮発性記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02310971A JPH02310971A (ja) | 1990-12-26 |
| JP2806552B2 true JP2806552B2 (ja) | 1998-09-30 |
Family
ID=15073546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1132104A Expired - Fee Related JP2806552B2 (ja) | 1989-05-25 | 1989-05-25 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2806552B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793722B2 (ja) * | 1991-01-29 | 1998-09-03 | 富士通株式会社 | 不揮発性半導体記憶装置およびその製造方法 |
| DE59914434D1 (de) * | 1998-02-27 | 2007-09-13 | Qimonda Ag | Verfahren zur herstellung einer elektrisch programmierbaren speicherzellenanordnung |
| JP4550206B2 (ja) * | 1999-02-19 | 2010-09-22 | ルネサスエレクトロニクス株式会社 | 不揮発性半導体記憶装置の駆動方法 |
| US6909139B2 (en) | 2003-06-27 | 2005-06-21 | Infineon Technologies Ag | One transistor flash memory cell |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760864B2 (ja) * | 1984-07-13 | 1995-06-28 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS6481273A (en) * | 1987-09-22 | 1989-03-27 | Mitsubishi Electric Corp | Semiconductor memory device |
-
1989
- 1989-05-25 JP JP1132104A patent/JP2806552B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02310971A (ja) | 1990-12-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |