JPS6044832B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は２重インジェクタ（注入装置）・浮遊ゲート
・不揮発性ＭＯＳ記憶装置（ＤＩＦＭＯＳ）およびその
製作方法に関する。

ＤＩＦＭＯＳ装置は、特にゲートに蓄積電荷を付加する
（または「書き込む」）ため、改善された電子注入装置
を備えたものである。 米国特許第３８８１１８角に、
ＤＩＦＭＯＳ装置が４つの基本的な部品から構成されて
いることが示されている。

すられち（１）浮遊ゲート電極、（２）ゲート上の電荷
の存否を感知するためのＭＯＳトランジスター、（３）
浮遊ゲート電極を負に充電するための電子注入装置であ
る、なだれ（アバランシエ）を起させる電子注入接合部
、および（４）浮遊ゲートを放電するための装置である
、なだれを起させるホール注入接合部の４つである。電
子を注入する効率はインジエクタ接合部のなだれ電圧〜
の値に依存する。

電子の注入は、なだれ電圧およびなだれ電流の増加とと
もに増加することが観測されている。ところで、装置に
対する書込みパルス（電子注入）は同じチツプ上に製作
されたｐ−チヤネルＭＯＳ復号トランジスタ等を介して
印加される。復号トランジスタの降状を考慮すると書込
み電圧Ｖｗの最大値は約−３５ボルトに制限される。ま
た、なだれ接合の回路はＮ一型基板を通る電流路を含み
、かなりの直列抵抗Ｒ，を有する。なだれ電流１ａｖは
によつて定まる。

浮遊ゲートの中への電子注入を最大にする条件には、な
だれ電圧となだれ電流との間のトレードオフを含む。電
子注入は約２０ポルトのなだれ電圧に対して最大にある
であろう。従来のＤＩＦＭＯＳ装置において、電子注入
装置はたとえばＮ型基板にｐ＋領域とｎ＋領域を一部重
ねて拡散することによつて形成した。そのようにして形
成した重なりあう（ｐ＋ｎつ接合部の場合、なだれ電圧
は典型的には１２ボルト以下である。ギヤツプを有する
（ｐ＋Ｎｎつ接合部を用いれば、より高いなだれ電圧も
得ることができる。この場合、なだれ電圧はｐ＋領域と
ｎ＋領域との間の間隔が大きくなるにつれて増加する。
高抵抗率．基板の場合、ギヤツプ領域にさらにドーパン
トを拡散して、なだれ電圧を調整することもできる。し
かし、これらの技術には以下の如き問題がある。たとえ
ば、約２０ボルト位のなだれ電圧は現在．０．００３８
Ｔｒ０ｎ（イ）．１５ｍｉ１）という小さなギヤツプで
得られているが、なだれ電圧はｐ＋用酸化物の除去に対
するｎ＋用酸化物除去の整合に臨界的に依存し、その結
果書込み効率がかなり変化することになる。

さらに拡散を行う場合、最大ドーパント濃度が基板表面
に位置し、種々の表面現象によつて変化してしまうこと
が多い。

本発明は、上記従来技術の問題点に鑑み、ドーパント濃
度が基板表面で最大値をとらない、いいかえれば基板表
面より下に最大ドーパント濃度が位置するＤＩＦＭＯＳ
とその製法を提供し、表面現象による表面ドーパント濃
度の変化から、装置性能を独立させることを目的とする
。

本発明によれば、２種のキヤリア注入装置（ＤＩ）を備
える浮遊ゲート（Ｆ）を有するＤＩＦＭＯＳにおいて、
電子注入装置を構成するｐ＋ｎ＋接合がｎ＋領域をイオ
ン打込で形成し、それに１よつてｎ型ドーパントのピー
ク濃度が半導体表面の下に配置し、そのピ一久ドーパン
ト濃度を約２×１０ｉ７ｃ！ｎ？３としたＤＩＦＭＧが
提供される。

本発明における手法は電子インジエクタ一として重なり
接合を使用することとｎ＋領域に臨界ドープ濃度を与え
ることによりなだれ電圧を制御することである。イオン
打込（イオンインプランテーシヨン）はピークドープ濃
度をイオンの平均打込深さに形成するのみでなく、ドー
プ濃度を高すぎない値に正確に制御するのに有効である
。なだれ電圧はｎ＋濃度が減少するにつれて増大する。
接合部に対するマスク配列はｐ＋領域とｎ＋領域が重な
るので臨界的なものではなくなる。ｎ＋領域としてイオ
ン打込されたリンを用いて、本発明のＤＩＦＭＯＳ装置
を製作した。

イオン打込されたリン濃度を調整することによつてなだ
れ電圧は２４ボルトから１６ボルトまで変化した。良好
な電子注入効率がこの範囲のなだれ電圧に対して得られ
た。シリコン中にリンを打込んで再現性ある結果を得た
。

打込ドーズおよび加速エネルギーはそれぞれ１．６×１
０１３ｃ７ｎ−２および１００Ｋｅｖであつた。打込ド
ーズはドーパント濃度を、加速エネルギーは打込深さを
主として決定する。打込後ドライ酸素中で１０００′Ｃ
で４時間アニールした。２回の試験で観測されたなだれ
電圧は１８ボルトと１６ボルトであつた。

所望のｎ＋濃度は制限されたソースからの拡散によつて
も得られるが、１５ボルトから２０ボルトまでの範囲の
なだれ電圧に対し、ｎ＋領域のピークドーパント濃度は
５×１０１６から２×１０１７ｃｍ−３でなければなら
ず望ましくは約１×１０１７Ｃ７７！−３がよい。この
ような濃度に対しては拡散被着よりもイオン打込の方が
はるかに優れた制御性を有する。ここに記載された技術
でＤＩＦＭＯＳ装置の生産量が大きく増加し、臨界的な
整列工程がなくなり書込み効率が改善される。酸化物除
去工程とイオン打込工程とで上述のｎ＋領域は作成され
る。以上のように、本発明によれば、ｐ＋ｎ＋接合のｎ
＋領域がイオン打込で作成され、半導体表面より下に約
２×１０１７ｃＴｔ−３以下のピークドーパント濃度を
有するので、種々の表面現象に左右されず、所望のなだ
れ電圧が得られる効果がある。以下ＤＩＦＭＯＳの実施
例につきさらに説明する。

好適実施例において、ホール注入装置はホール生成のた
めのｎ＋ｐ一接合部と、注入効率を改善するためホール
注人工程の間浮遊ゲート電極に、電圧バイアスを結合す
るための１ブートストラツプョキヤパシタ（コンデンサ
ー）を含む。

そのキヤパシタは基板中のｐ＋領域からゲート酸化物層
の一部分によつそ分離され、その上にオーバラツプして
延在する浮遊ゲートにより形成された金属一酸刈物一半
導体構造を含んでいる。このキヤパシタは従来のＤＩＦ
ＭＯＳ装置のホール注入効率を改善するためにも有効で
ある。本発明のＤＩＦＭＯＳ装置はアレイ状で作動する
ように設計される。

そのような場合各ビツトはそのアレイ内にアドレス装置
を備えなければならない。したがつて、アレイを利用し
た特定の実施例は、アドレストランジスターと適切な行
アドレス接続ラインと列アドレス接続ラインを含む。Ｄ
ＩＦＭＯＳ装置は再プログラムが可能な不揮発性半導体
記憶装置が必要とされる用途に用いられる。例えば、Ｄ
ＩＦＭＯＳ装置は、電子ＴＶチユナ一装置のバラクタを
制御するのに用いられるプログラミング電圧を記憶する
ための半導体記憶回路において使用することができる。
もう１つの応用例は携帯計算機のプログラムメモリまた
はマイクロプロセツサ一と結合したプログラムメモリで
ある。第１図を参照すると、ＤＩＦＭＯＳ不揮発性半導
体記憶装置は電子インジエクタ一接合部Ｅ１ホールイン
ジエクタ一接合部Ｈ１ホール注入を促進するブーツスト
ラツプコンデンサ一Ｂ１感知トランジスターＳおよびこ
れらの部品の上にひろがつている金属浮遊ゲート電極Ｇ
から構成される。

尚これら部品の詳細は第３〜５図に示されている。第２
図に示されたアドレストランジスターＡ１〜Ａ４と行列
アドレスラインが配列内にＤＩＦＭＯＳ装置を結合する
のに必要である。特定の実施例では、隣接する行アドレ
スすなわちｊ±１に対応する第２のＤＩＦＭＯＳ装置と
アドレストランジスター組は行アドレスラインの左側に
配置されている。

図面を簡単化するため、この装置は省略されている。一
般に本発明の装置はＣＭＳＯ型の方法を用いてｎ型シリ
コン基板上に製作される。

アドレストランジスターと感知トランジスターがＰチヤ
ンネルＭＯＳトランジスターで形成される。ＣＭＯＳ方
法によつて基本のＰＭＯＳＰ＋拡散に加えてｎ＋とｐ一
拡散の２つとも可能である。ｐ一拡散がホールインジエ
クタ一接合部を形成するようにｎ＋拡散とともに用いら
れる。ｎ＋拡散はホールおよび電子インジエクタ一接合
部の両方で拡散ガードリングとして使用される。したが
つて、ｎ＋ガードリングを備えたＣＭＯＳＰ−チヤンネ
ル装置はｐ＋からｎ＋にかけて０．０１２７噸（４）．
？１１）の間隔を設けて−７０ボルト以上の電源電圧で
作動可能になる。ブーツストラツプコンデンサ一が消去
動作の間ホールの充分な注入を行なつて感知トランジス
ターを完全にターンオフにするのに−３５ボルトを必要
とするので、この−７０ボルトという電圧はデコード配
列で必要となる。デコードおよびアドレストランジスタ
ーはソースフオロワモードで−３５ボルトを供給しなけ
ればならないので、アドレス回路はプログラミングのた
めに−５０ボルトを必要することになる。したがつてボ
デイ効果は最小にしなければならず、基板抵抗は３Ω−
０以上でなければいけ・ない。８Ω−ａの上限はパンチ
スルーによる短絡等の検討によつて決められる。

感知トランジスターＳはＣＭＯＳ方法を用いて製作され
たＰＭＯＳトランジスターである。

代表的なＶｔｈは１．５〜２．５ボルトでＢＶｄｓｓは
−６０ボルト以上で・ある。軽くドープされた基板のた
めスレツシヨルド電界は−８から−１０ボルトにすぎず
、したがつてガードリングはスレツシヨルド電界を増加
させるように用いるのが望ましい。第１図で、ｎ＋拡散
はｐ＋領域、ｐ一領域、チヤンネル領域を除いてノしか
もｐ＋の０．０１２７Ｔｒ＄Ｌ（イ）．５ｍｉＩ）以内
すべての領域をおおつている。基板材料はｎ＋とｐ＋領
域の間とチヤンネルにおいて外から見える。感知トラン
ジスターのゲートは記憶セルの浮遊ゲートのひろがつた
ものである。

これによりソース・ドレイン間の伝導率は浮遊ゲート上
の電荷の状態を決めるためにＳからＷ／Ｓ列ラインにか
けて測定される。アドレストランジスターＡ１〜Ａ４は
それらのゲートが行アドレスライン拡散に接続されてい
るのを除けば感知トランジスターと同様に製作される。
電子インジエクタ一Ｅは１０１７ｃ７ｎ−３近くの臨界
ｎ１ドーピング濃度を持ち浮遊ゲート電極の下にある酸
化物でパシベードされたｐ＋／ｎ＋接合部である。

第３図でｐ＋からｎ＋までの０．００３８ｗ！ｎ（イ）
．１５ｍｉ１）間隔はＤ２で示されている。イオンイン
プランテーシヨンをｐ＋とｎ＋拡散領域の間の基板ギヤ
ツプ内のｎ一型濃度を増加するように用いてイオンイン
プランテーシヨンの量で降状電圧を決定するので、ギヤ
ツプの間隔は重要でなくなる。なお、イオンの加速電圧
は、半導体表面の下の所望の深さにピークドーパント濃
度が配置されるように選ぶ。電子インジエクタ一接合部
になだれを起させるとエネルギを持つた電子がインジエ
クタ一領域を越えて上のゲート酸化物の中に注入され、
そこでそれらの電子は浮遊ゲートにより捕獲される。

こうして浮遊ゲートは捕獲した電子によつて負に充電さ
れる。注入はなだれが停止するかまたは前に捕獲されて
いた電子による阻止電界のためにそれ以上の注入が行な
われないようになるまで起きる。電子注入は通常浮遊ゲ
ート電圧がなだれ電圧の約閉の大きさの値まで充充電さ
れている時はいつても阻止される。

ホールインジエクタ一Ｈは浮遊ゲートの下にあり酸化物
でパシベートされたｎ＋／ｐ一接合部から構成されてい
る。

なだれ降服電圧はｐ一濃度により決められ、代表的には
−１５から−２５ボルトであ．り約−２０ボルトが望ま
しい。ｐ一拡散はｎチヤンネルＭＯＳトランジスターが
ＣＭＯＳ構造で形成されるような領域に通常用いられる
Ｐ型タンク拡散である。表面ドーパント濃度は１０−１
７ｃｍ−３以下であり１×１０１６〜５×１０１６ｃｍ
−３の範囲が望ましい。接合部のｎ＋側は少くとも１０
′８ｃｍ−３の表面濃度までドープされる。この結合部
になだれを起させると浮遊ゲート電極上に充分な大きさ
の負電界があるとすれば、パシベーシヨン酸化物の中へ
ホールが注入される。充電された浮遊ゲートにはいくら
か負電界があるが、通常は浮遊ゲートから負電荷を完全
に除去するのに充分な電界は通常はない。浮遊ゲート電
極から負電荷を完全に除去するためにホール注入なだれ
の間に負の電界を増加させることがブーツストラツプコ
ンデンサ一Ｂの目的である。第６図はブーツストラツプ
電圧の影響の下での浮遊ゲート電圧の様子を示している
。充分大きなブーツストラツプは電圧により浮遊ゲート
は”ゼロボルトまで放電することができる。実験上では
、浮遊ゲート上に蓄積された電荷を消去するのに−３５
ボルトの電圧がブーツストラツプコンデンサ一に通常必
要とされることがわかつているが装置によつては小さな
ブーツストラツプ電圧でもよい。構造上、ブーツストラ
ツプコンデンサ一はＰ３拡散の上にある浮遊ゲート電極
の大きなひろがりから成り、ゲート酸化物によりｐ＋拡
散から分離されている。ｐ＋拡散に加えられたブーツス
トラツプ電圧の約９０％は実際には浮遊ゲートに結合さ
れる。ホールインジエクタ一／ブートストラツプコンデ
ンサ一対の作動は第６図に示された最小放電レベルモデ
ルと一致する。

すなわちホール注入はある最小負電圧レベルまて浮遊ゲ
ートを放電するにすぎない。ブーツストラツプコンデン
サ一はゼロからこの最小値（たとえば約−３０ボルト）
までゲート電圧を負に増加させるのに用いられる。した
がつて、任意の初期の負ゲート電圧はこの最小レベルよ
り負に大きくされ、第６図に示されたように最小レベル
まで放電するようにホール注入を起す。第２図に示され
た特定の実施例で、ブーツトラツプ電圧となだれ電圧は
電圧の供給により消去Ｅ列ラインに同時に印加されるが
、一方行選択ラインはすでにオンになつている。ホール
インジエクタ一に供給される電流はＥ−ＢＶホールイン
ジエクタ一のドレイン／ソース電圧をもつアドレストラ
ンジスターＡ２により供給される電流に限定され、それ
は代表的には数百マイクロアンペアの大きさである。ト
ランジスターＡ１は電気的容量負荷だけ有しており、そ
の出力電圧はいつもより小さなＥまたは行−，ｘに迅速
に行く。したがつて、ただ１つの電圧を２つのアドレス
トランジスタと関連して用いてゼロ電流−３５ボルトの
ブーツトラツプ電圧および−２０ボルトのなだれ電圧、
電流を供給するように２つのアドレストランジスターと
連結して用いられる。配列において、第２図のようなセ
ルは行と列を選択することにより作動させる。

アドレス電圧は行に加えられる。その電圧はブーツスト
ラツプコンデンサ一を作動させるためには−３５＋ｏ以
上でなければならず、典型的には約−４５から−５０ボ
ルトである。プログラミングが必要とされず読み取りだ
けが意図されている場合には、−１７ボルトのような低
い電圧が適当であるが、プログラミングのためには高い
電圧がなければならない。ここで、電子注入は書込みと
定義する。これは浮遊ゲートをゼロボルトから−１０ボ
ルトのようなある負電圧まで充電することに対応する。
それに対応してホール注入は浮遊ゲート電圧をゼロボル
トまで戻すように消去または放電する１消去ョと定義す
る。また、電子注入およびホール注入はそれぞれＴＳＪ
およびＲＯ″ＳＪを書き込むものと定義することができ
る。１つの行が選択されると、その行のすべてのビツト
または単一ビツトまたは単一のビツトの任意の組み合せ
のいずれかが作動し１バイビツトョまたは１バイロウョ
能力を与える。

いずれにしてもビツトが感知、書き込み、または消去さ
れるかどうかはどの列が用いられているかに依存する。
本発明における特定の実施例で、感知はＳラインとＳ／
Ｗラインの間の伝導率を測定することによりなされる。
書き込みはＷ／Ｓラインを−４５ボルトでなだれを起す
ことによりなされる。電子インジエクタ一に供給される
電流はソース／ドレイン電圧がぃ−ＢＶ電子インジエク
タ一により決定されるアドレストランジスターＡ４によ
り制御される。消去は−４５ポルトをＥ列ラインに印加
することによりなされる。本発明の範囲は大地に対する
Ｗ／Ｓラインの低い電圧伝導率を測定することにより感
知がなされる実施例も含んでいる。

この技術は感知トランジスターのソースがビツト内で接
地されていることを要求するが分離したＳ列感知ライン
とアドレストランジスターＡ３を消去しより小型のセル
も得ることが可能である。さらに本発明の範囲を離れる
ことなしに感知機能と書き込み機能を完全に分離して所
望の用途に応じて３つか４つの列ラインを備えることも
可能である。最後に、ブーツストラツプコンデンサ一の
大きさは本発明の範囲を離れずに変更できる。またブー
ツストラツプコンデンサ一はそれ自身に分離したアドレ
ストランジスターを備える代りにアドレストランジスタ
ーＡ２を介してホールインジエクタ一接合に並列に接続
してもよい。ホールインジエクタ一に対する浮遊ゲート
の重なりを大きくしてＶＡが除々にききだすようにする
ことが必要である。本装置の付加的な方法上の利点があ
る。

第１に、現存する工法および方法仕様書とともに全酸化
物、単一レベルの金属ゲート製作方法を用いていること
である。第２に、ブーツストラツプコンデンサ一は単一
レベル金属のプレナ技術を使つて製作されることである
。これは浮遊ゲートをおおつている第２のレベル金属を
備えたポリシリコンの浮遊ゲートを必要とする他の不揮
発性記憶装置と反対である。一般に、約−４５から５０
ボルトの電源電圧が必要である。

書き込み消去モードの作動で浮遊ゲート上の電圧の範囲
は約０から−１０ボルトである。記憶時間は室温で１０
＠−以上であるがその時点でも９０％以上の電荷が残つ
ている。代表的なＷ／Ｅ時間は１００ミリ秒であるが、
より時間が長いとより大きなＷ／Ｅ窓が与えられる。第
７図は本発明のＤＩＦＭＯＳ装置の断面図であり、感知
トランジスターのソースおよびドレイン、電子インジエ
クタ一、ホールインジエクタ一、およびブーツストラツ
プコンデンサ一に対する接続は示されていない。

また第７図は電子インジエクタ一とノードを共有する感
知トランジスターを示している。これらのノードは本発
明の範囲内で共通であつてもまたは分離していてもよい
。第８図に示されているように、ホールインジエクタ一
のｐ一領域１１は既知の方法を用いて３〜８Ω−αのｎ
型基板１２に拡散またはインプラントされ、それによつ
て１０１７ｃｍ−３以下の表面Ｐドーパント濃度および
約１００００オングストロームの電界酸化物層が与えら
れる。第９図に示されるように、感知トランジスターの
ｐ＋領域１４および１５、ｐ一領域１１に対する接触増
強ゾーン１６およびブーツストラツプコンデンサープレ
ート１７がそれから既知の方法を用いて少くとも１０１
８ｃｍ−３の表面ドーパント濃度を与えるように拡散ま
たはインプラントされる。

第１０図に示されるように、それからホールインジエク
タ一接合部のｎ＋領域１８が少くとも１０１８ｃｍ−３
のドーパント濃度をまた与えるように拡散またはインプ
ラントされる。それから電子インジエクタ一接合部のな
だれ電圧は隣接したｐ＋およびｎ＋拡散領域に重さなる
領域１９のリンイオンインプランテーシヨンにより調整
され、それにより第１１図に示されるようにきびしい配
列の要求がなくなる。インプラントされたピーク濃度は
１０１７ｃｍ−３であることが好ましい。インプランテ
ーシヨン量は５×１０１２Ｃ７７！−２から５×１０１
３ｃｍ−２までの範囲であり、約１．０×１σ３礪−２
が望ましい。

また７０Ｋｅ、から１３０Ｋｅ、のエネルギーたとえば
約１００Ｋｅ９が好ましい。第１２図に示されているよ
うに、ゲート酸化物が成長すべき窓２１〜２４を与える
ように新しいフイールド酸化物層２０はパターン化され
る。感知トランジスターに対するゲート酸化物の窓２１
はＭＯＳトランジスターの場合のようにソースおよびド
レイン領域に関して中心に配置される。電子インジエク
タ一接合部上にゲート酸化物を置くための窓２２も接合
部のｎ側の大部分にわたりひろがつており、そこでなだ
れの間最大量の電子が発生する。同様に、ホールインジ
エクタ一接合部上にゲート酸化物を置くための窓２３も
また接合部のｐ一側の一部にわたりひろがつており、そ
こでなだれの間最大量のホールが発生する。それからゲ
ート酸化物２５（第７図）が第１２図の窓に約８００〜
１０００オングストロームの厚さまて成長するが浮遊ゲ
ート導体２６（たとえばアルミニウム）の被着ゲートの
パターン化および石英被着を続いて行なつて完全な構造
にする。

【図面の簡単な説明】

第１図は特定の実施例でのＤＩＦＭＯＳ装置の１つのビ
ツトの概路上面図でＤＩＦＭＯＳセルの物理的構造およ
び浮遊ゲートが感知トランジスター、２重電子インジエ
クタ一およびホールインジエクータ一接合部および１ブ
ーツストラツプョコンデンサ一の上にどのように配置さ
れるかを示している。 第２図は、行列アドレスラインおよびアドレストランジ
スターを示すことにより配列中へのセルの組み込み方法
。第３図は第１図のＤＩＦＭＯＳ装置を３−３によつて
切断した断面図である。第４図は第１図にＤＩＦＭＯＳ
装置を４−４によつて切断した断面図である。第５図は
第１図のＤＩＦＭＯＳ装置を５−５によつて切断した断
面図である。 第６図はホール注入の間の浮遊ゲート電圧レベルを示し
ている。第７図は本発明の装置の断面図である。第８図
乃至第１２図は半導体スライスの断面図であり、第７図
に示された本発明の装置の構造を完成するために適切な
工程図の例を示している。参照番号の説明、Ｅ・・・・
・・電子インジエクタ一接合部、Ｈ・・・・・・ホール
インジエクタ一接合部、Ｂ・・・・・・ブーツストラツ
プコンデンサ一、Ｓ・・・・・・感知トランジスタ一、
Ｇ・・・・・・浮遊ゲート電極、Ａ１〜Ａ４・・・・・
アドレストランジスター、１１・・・・・・ｐ一領域、
１２・・・・・・ｎ型基板、１４・・・・・・ｐ＋領域
、１６・・・・接触増強ゾーン、１７・・・・・・ブー
ツストラツプコンデンサープレート、１８・・・・・・
ｎ＋領域、２５・・・・ゲート酸化物、２６・・・・・
・浮遊ゲート導体。

Claims (1)

1. 【特許請求の範囲】 １ １導電型の単結晶半導体基板、その基板の上に乗つ
   ている電気絶縁された浮遊ゲート、少なくとも一部前記
   ゲートの下にあり前記基板中に形成された電子注入装置
   およびホール注入装置、およびゲート上の電荷の存否を
   感知するための装置を備えた半導体記憶装置であつて、
   前記電子注入装置はｎ側に約２×１０＾１＾７／ｃｍ＾
   ３以下のピークドーパント濃度を持つｎ＾＋・ｐ＾＋接
   合を含み、前記ｎ側の領域はイオン打込されたドーパン
   トプロファイルを備えそれによりピークドーパント濃度
   が半導体表面の下に配置されることを特徴とする半導体
   記憶装置。 ２ 浮遊ゲート、感知トランジスター、電子注入装置お
   よびホール注入装置を備えた半導体記憶装置の製造方法
   であつて、（ａ）ｎ＾−型半導体基板にｐ＾−領域を形
   成する工程、（ｂ）前記基板に少なくとも３つのｐ＾＋
   領域、そのうちの１つは前記ｐ＾−領域に接触しており
   残りの２つは前記感知トランジスターにおいてソースと
   ドレインを形成するような前記３つのｐ＾＋領域を形成
   する工程、（ｃ）前記基板に前記ｐ＾−領域とも接触す
   るｎ＾＋領域を形成する工程、（ｄ）前記ｎ＾＋領域の
   一部と前記ソースまたは前記ドレインの一部と重さなり
   ５×１０＾１＾６〜２×１０＾１＾７ｃｍ＾−＾３のド
   ープ濃度を有するｎ型領域を前記基板にイオン打込する
   工程、（ｅ）ソースとドレインの間のチャネル領域、前
   記イオン打込された領域により形成されたｐ＾＋ｎ＾＋
   接合部、および前記ｐ＾−領域およびそれと接触してい
   るｎ＾＋領域により形成されたｎ＾＋ｐ＾−領域からわ
   ずかに分離された所定の部分を備えた浮遊ゲートを形成
   する工程を含み、それによつて前記インプラントされた
   ｎ＾＋領域はそれが重さなるｐ＾＋領域と一体となつて
   電子注入接合部を形成し、前記ｐ＾−領域はそれが接触
   するｎ＾＋領域と一体となつてホール注入領域を形成す
   る、半導体記憶装置製造方法。