KR100195198B1 - 비휘발성 메모리 소자의 벌크영역 형성방법 - Google Patents

비휘발성 메모리 소자의 벌크영역 형성방법 Download PDF

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Abstract

본 발명은 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 발생되는 프로그램 방지전압을 자기승압(self boosting)시키는 비휘발성 메모리 소자의 벌크영역 형성방법에 관한 것이다.
본 발명은 반도체 기판 상에 소정의 농도를 갖는 제1 웰을 형성하는 단계; 상기 제1 웰의 내부에 제2 웰을 형성하는 단계; 및 상기 제2 웰의 내부에 스트링이 형성되는 도전형의 셀 형성영역을 상기 제2 웰의 불순물농도 보다 더 낮은 불순물농도를 갖도록 형성시키는 단계를 포함한다.
본 발명은 셀어레이가 형성되는 웰에서의 불순물 농도를 낮추어 접합 커패시턴스를 줄일 수 있기 때문에 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 유도되는 프로그램 방지전압을 증가시켜 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

비휘발성 메모리 소자의 벌크영역 형성방법
제1도는 일반적인 NAND형 비휘발성 메모리 소자를 구성하는 단위스트링을 나타내는 단면도이다.
제2도는 제1도와 같은 단위 스트링이 다수 연결되어 이루어지는 셀어레이의 일부를 나타내는 등가회로도이다.
제3도는 프로그램 동작시 자기승압(self boosting)에 의해 채널이 공핍된 상태를 나타내는 단면도이다.
제4도는 제3도에 도시된 상태에서의 커패시턴스를 나타내는 등가회로이다.
제5도 내지 제14도는 본 발명의 실시예 및 그에 따른 공정의 일부를 나타내는 단면도들이다.
본 발명은 비휘발성 메모리 소자의 벌크영역 형성방법에 관한 것으로서 특히, 셀트랜지스터를 형성하는 셀형성영역의 불순물농도를 낮춤으로서 프로그램 동작시 워드라인에 동일한 전압이 인가되는 경우에 비선택된 셀트랜지스터의 채널영역 전압을 증가시키기 위한 비휘발성 메모리 소자의 벌크영역 형성방법에 관한 것이다.
본 발명에서는 전기적으로 데이타의 소거 및 개서가 가능한 비휘발성 메모리 소자(Electrically Erasable and Programmable Read Only Memory : EEPROM)를 설명한다.
이하, 통상적인 NAND형 비휘발성 메모리 소자를 이루는 셀어레이의 구조를 첨부된 도면과 함께 상세하게 설명한다.
제1도는 하나의 스트링의 구조를 나타내는 단면도이고, 제2도는 셀어레이의 일부를 나타내는 등가회로도이다.
제1도를 참조하면, 종래 기술에 의한 비휘발성 메모리 소자의 단위스트링은 제1 선택트랜지스터(S1), 다수의 셀트랜지스터(C1,....Cn), 제2 선택트랜지스터(S2)가 비트라인(B/L)과 소오스라인(S/L) 사이에 직렬로 연결되어 구성된다.
상기 각 셀트랜지스터 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 구조를 갖는다.
제2도를 참조하면, 상기의 제1도와 같이 구성된 스트링이 동일 방향으로 2차원적으로 배열되어 셀어레이를 형성한다. 이하, 제1 스트링(100)과 제2 스트링(200)등 2개의 스트링이 있고, 16개의 셀트랜지스터(C1, C2,...C16)가 있는 경우를 예로 들어 설명한다.
상기 셀트랜지스터에는 각 스트링(100, 200)의 제1 선택트랜지스터(S1)의 게이트를 연결하는 스트링 선택라인(SSL)과; 상기 스트링 선택라인(SSL)에 평행하고, 각 스트링(100, 200)을 구성하는 셀트랜지스터(C1, C2,...C16)의 콘트롤 게이트를 수평단위로 연결하는 복수개의 워드라인(W/L1,...W/L16)과; 상기 워드라인(W/L1,...W/L16)에 평행하고, 각 스트링(100, 200)의 제2 선택트랜지스터(S2)의 게이트를 연결하는 소오스 선택라인(GSL)을 포함한다. 이때, 각 스트링(100, 200)은 서로 독립된 비트라인(B/L1, B/L2)을 갖고, 하나의 소오스라인(S/L)을 공유한다.
상기 각 스트링(100, 200)의 제1 선택트랜지스터(S1) 및 제2 선택트랜지스터(S2)는 채널증가형(Enhancement mode)으로 구성된다.
상기와 같은 종래의 비휘발성 메모리 소자를 이루는 셀어레이는 하나의 웰(well) 상에 형성된다. 상기 웰은 N형 기판을 사용하는 경우에는 P형 웰을 형성하여 사용하고, P형 기판을 사용하는 경우에는 N웰(N-well)을 형성한 후 그 내부에 포켓형태의 P웰(pocket P-well)을 형성하여 사용한다.
상기와 같은 셀어레이의 동작을 셀트랜지스터의 플로팅 게이트에 전자(electron)를 저장하는 프로그램(program) 동작과, 셀트랜지스터의 플로팅 게이트에 전자를 제거하는 소거(erase) 동작과, 셀트랜지스터의 플로팅 게이트에 전자가 저장되어 있는지의 상태를 파악하는 읽기(read) 동작으로 구분하여 상세히 설명한다.
1. 프로그램(program) 동작
예를 들어 제1 스트링(100)의 제1 셀트랜지스터(C1)의 플로팅 게이트에 전자를 저장하는 경우에 먼저, 상기 스트링 선택라인(SSL)에는 Vcc를 인가하여 각 스트링(100, 200)의 제1 선택트랜지스터(S1)를 턴온(turn-on) 시키고, 상기 소오스 선택라인(GSL)에는 O[V]를 인가하여 각 스트링(100, 200)의 제2 선택트랜지스터를 턴오프(trum-off)시킨다. 그후 선택된 비트라인(B/L1)에는 OV를 인가하고, 상기 선택된 제1 셀트랜지스터(C1)에 연결된 워드라인(W/L1)에 20V의 프로그램 전압(Vpgm)을 인가하고, 비선택된 워드라인(W/L2,...W/L16)에는 비선택된 셀트랜지스터를 턴온(turn-on) 시키기 위한 패스전압(Vpass)을 인가한다.
상기의 전압 인가조건에 따라, 상기 선택된 제1 셀트랜지스터(C1)의 채널영역에서 터널산화막을 통해 플로팅 게이트로 전자가 이동하는 F-N 터널링이 발생된다. 이때, 비선택된 워드라인(W/L2,...W/L16)에 연결되는 비선택된 셀트랜지스터(C2,...C16)에서는 패스전압(Vpass)만이 인가되기 때문에 터널링이 발생되지 않고, 선택된 워드라인(W/L1)에 연결되는 비선택된 셀트랜지스터에서는 상기 비선택된 비트라인(B/L2)에 인가되는 프로그램 방지전압(Vpi)이 채널에 유도되어 워드라인(W/L1)에 인가된 프로그램전압(Vpgm)에 의한 전계를 감소시킴으로서 터널링의 발생을 억제시키게 된다.
2. 소거(erase) 동작
예를 들어 제1 스트링(100)의 제1 셀트랜지스터(C1)의 플로팅 게이트에 저장된 전자를 소거하는 경우에 먼저, 상기 선택된 제1 셀트랜지스터(C1)의 콘트롤 게이트에 연결되는 선택된 워드라인(W/L1)에 O[V]를 안가하고, 벌크영역에는 20V의 소거전압(Verase)을 인가하여 터널링을 발생시킴으로서 상기 선택된 제1 셀트랜지스터(C1)의 플로팅 게이트 내의 전자가 채널영역으로 이동하고, 상기 플로팅 게이트에는 정공(hole)이 주입된다.
3. 읽기(read) 동작
읽기 동작은 상기 셀트랜지스터의 문턱전압(Vth) 특성이 프로그램 동작이 수행된 후에는 +1V가 되고, 소거 동작이 수행된 후에는 -3V가 되는 것을 이용한다.
예를 들어 제1스트링(100)의 제1 셀트랜지스터(C1)의 플로팅 게이트에 전자가 저장되어 있는지의 상태를 파악하는 경우에 먼저, 선택된 비트라인(B/L1)에 특정전압(1∼Vcc)을 인가하고, 상기 스트링 선택라인(S니) 및 소오스 선택라인(G니)에 Vcc를 인가하여 상기 제1 선택트랜지스터(S1) 및 제2 선택트랜지스터(S2)를 턴온(turn-on) 시킨다. 그와 동시에 상기 비선택된 워드라인(W/L2,...W/L16)에는 각 비선택된 선택트랜지스터(C2,...C16)를 턴온시킬 수 있는 패스전압(Vpass or Vcc)을 인가하고, 상기 선택된 제1 셀트랜지스터(C1)가 연결된 워드라인(W/L1)에 전자가 저장된 상태의 문턱전압(+1V)과 전자가 소거된 상태의 문턱전압(-3V) 사이의 전압(0V)을 인가한다.
상기와 같은 전압조건에서 상기 선택된 제1 셀트랜지스터(C1)가 턴온(turn-on)되어 상기 비트라인(B/L1)에서 소오스라인(S/L)으로 전류흐름이 발생되면 전자가 소거된 상태로 판단하고, 상기 선택된 제1 셀트랜지스터(C1)가 턴오프(turn-off)되어 상기 비트라인(B/L1)에서 소오스라인(S/L)으로 전류흐름이 발생되지 않으면 전자가 저장된 상태로 판단한다.
상기와 같은 동작에서 소거 동작시 벌크영역에 20V의 소거전압이 인가되기 때문에 주변회로에 미치는 영향을 방지할 수 있도록 상기 주변회로의 벌크영역과 분리하기 위하여 셀어레이를 포켓웰(pocket p-well)에 구성시키는 것이 필요하다.
또한, 상기의 프로그램 동작에서 비선택된 셀트랜지스터의 동작을 방지하도록 비선택된 비트라인에 가해지는 프로그램 방지전압은 공급되는 구동전압(Vcc)보다 높은 전압이 필요하기 때문에 상기 구동전압(Vcc)을 커패시터를 이용하여 차아지펌핑(charge pumping) 시킴으로서 상기 프로그램 방지전압을 발생시킨다. 이때, 필요한 커패시터는 반도체 소자의 고집적화에 따라 증가되는 비트라인 커패시턴스에 비례하여 증가하게 되어 상기 커패시터 형성을 위한 칩면적이 증가되는 문제점이 있으며, 상기 증가된 비트라인 커패시턴스를 프로그램 방지전압으로 충전시키는데 시간지연이 발생하여 프로그램 동작시간을 증가시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 방법으로서 프로그램 동작시 비선택된 비트라인 및 스트링 선택라인에는 Vcc를 인가하고, 선택된 워드라인에는 Vpgm을 인가하고, 비선택된 워드라인에는 Vpass를 인가하고, 선택된 비트라인과 벌크영역 및 소오스 선택라인에는 0V를 인가함으로써 비선택된 스트링이 채널영역에 프로그램 방지전압을 자기승압(self boosting) 시키는 기술이 연구되었다.
종래 기술에 의한 자기승압을 이용하는 경우는 제2도에 도시된 바와 같이 16개의 셀트랜지스터가 직렬로 연결되면
워드라인에 인가되는 평균전압(Vwl)은
V지 = (Vpass * 15 + Vpgm) / 16 이 되고,
제어게이트와 부유게이트 사이의 폴리실리콘에 의해 발생되는 커패시턴스는
Ci = Cinterpoly * 16 이 되고,
부유게이트와 벌크영역 사이의 터널산화막에 의해 발생되는 커패시턴스는
Ct = Ctunnel * 16 이 된다.
또한, 채널영역에서는 채널공핍 커패시턴스(Cchannel) 및 접합 커패시턴스(Cjunction)가 존재한다.
그에 따라 워드라인에 가해진 전압에 의해 비선택된 스트링의 채널에 유도되는 프로그램 방지전압(Vpi)은 상기의 각 커패시턴스의 비에 의해 결정된다. 그에 따라, 커패시턴스와 커패시턴스에 유도되는 전압은 반비례의 관계가 있기 때문에 첨부도면 제3도 및 제4도를 참조하면 상기 프로그램 방지전압은 접합 커패시턴스(Cjunction)가 작을수록 커진다.
상기와 같은 이유로 인해 비선택된 워드라인에 인가되는 패스전압(Vpass)을 낮출수 있기 때문에 선택된 비트라인과 비선택된 워드라인에 동시에 연결되는 비선택된 셀트랜지스터에서 상기 패스전압(Vpass) 및 채널에 인가되는 0V에 의해 프로그램이 수행되는 오동작을 방지할 수 있는 마진(margin)을 증가시킬 수 있어서 소자의 동작시 신뢰성을 개선시킬 수 있는 효과가 있다.
상기 접합 커패시턴스(Cjunction)는 벌크영역의 농도에 의해 결정되는 데 하기의 식으로 표현된다.
Cj = [εsi/ Xd] * 면적
상기 Xd는 채널전압에 의한 벌크영역의 공핍폭으로서, 하기의 식으로 표현된다.
Xd = [2εsi* (φsi- φf) / (q * NA)]1/2
상기 εsi는 실리콘의 유전율이고, (φsi- φf)는 공핍영역의 접촉전우(built-in potential)이고, q는 전하량이고, NA는 억셉터(acceptor)의 농도이다.
종래의 경우 벌크영역은 포켓웰을 사용하거나 n형 기판의 p웰을 사용한다. 상기 포켓웰은 p형 기판에 상기 p형 기판보다 더 높은 불순물 농도를 갖는 n형의 불순물 주입 및 열처리 공정을 수행하여 n웰을 형성한 후 상기 n웰에 상기 n웰보다 더 높은 불순물 농도를 갖는 p형의 불순물 주입 및 열처리 공정을 수행하여 p웰을 형성함으로서 완성된다. 한편, 상기 n형 기판의 p웰은 n형 기판상에 상기 n형 기판보다 더 높은 불순물 농도를 갖는 p형의 불순물을 주입하고 열처리 공정을 수행하여 p웰을 형성함으로서 완성된다.
결국, 종래 기술에서는 기판 보다 더 높은 불순물 농도를 갖기 때문에 공핍폭(Xd)이 작게되어 접합 커패시턴스(Cj)가 커지고, 그에 따라 자기승압되는 프로그림 방지전압이 작게 되어 프로그램 동작시 신뢰성이 저하되는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 셀어레이가 형성된 웰에서의 불순물 농도를 낮추어 접합 커패시턴스를 줄일 수 있도록 하는 비휘발성 메모리 소자의 벌크영역 형성방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서;
반도체기판 상에 액티브영역에 해당되는 위치의 포토레지스트를 제거한 후 소정의 농도를 갖는 제1 불순물을 도핑하여 제1 웰을 형성하는 단계;
상기 제1 웰 상의 내부에 상기 반도체기판의 불순물농도 보다 더 높은 불순물농도를 갖도록 제2 불순물을 도핑하여 제2 웰을 형성하는 단계; 및
상기 제2 웰의 내부에 상기 스트링이 형성되는 제3 불순물을 도핑하여 셀형성영역을 상기 제2 웰의 불순물농도 보다 더 낮은 불순물농도를 갖도록 형성하되 각 셀트랜지스터의 접합깊이(junction depth) 보다는 크고 상기 제2 웰의 웰깊이(well depth) 보다는 작은 깊이를 갖도록 형성시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 불순물은 인(phosphorus)을 사용하고, 제2 불순물 및 제3 불순물은 붕소(boron)를 사용한다. 또한, 상기 셀형성영역은 상기 스트링의 일부 벌크(bulk) 영역을 포함하도록 형성된다.
상기 셀형성영역 상에는 직렬로 연결된 다수의 셀트랜지스터가 형성되고, 상기 제2 웰 상에 상기 셀트랜지스터에 연결되는 스트링 선택트랜지스터 및 소오스 선택트랜지스터가 형성되도록 상기 셀형성영역을 형성시킬 수 있으며, 상기 셀형성영역에 다수의 셀트랜지스터 및 선택트랜지스터를 모두 형성시키는 경우에는 선택트랜지스터의 문턱전압을 증가시킬 수 있도록 상기 선택트랜지스터의 채널영역 형성위치에 불순물을 주입한다.
또한, 상기 형성영역은 프로그램시 채널 및 접합부에 발생되는 공핍(depletion)영역을 포함하도록 형성된다.
한편, 상기 제1 웰 상에 주입되는 제2, 제3 불순물의 농도 및 주입에너지를 다르게하여 상기 제2 웰과 셀형성영역을 동시에 형성시킬 수 있다. 이때, 주입되는 불순물은 반대 도전형을 갖고, 상기 제2 웰을 형성하는 제2 불순물이 상기 셀 형성영역을 위한 제3 불순물에 비해 더 높은 농도 및 주입에너지를 갖는다.
상기의 목적을 달성하기 위한 본 발명의 다른 방법으로는, 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터가 비트라인과 소오스라인 사이에 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서;
반도체기판 상에 포토레지스트층을 형성한 후 패터닝(patterning) 하여 셀어레이 형성영역과 주변회로 형성영역의 경계부위에 개구부를 형성하는 단계;
상기 개구부를 통해 제1 불순물을 도핑하여 셀어레이와 주변회로의 경계부위에 제1 웰을 형성하는 단계;
상기 제1 웰의 사이 즉 셀에레이 형성영역에 상기 제1 웰의 불순물로써 주입에너지를 증가시켜 제2 불순물을 도핑하여 기판 표면으로부터 일정깊이 이하에 제2 웰을 형성하는 단계; 및
상기의 단계에 의해 제1 웰과 제2 웰이 전기적으로 연결되어 셀어레이 형성영역과 주변회로부의 벌크영역은 제1 웰에 의해 분리되고, 반도체 기판과 같은 농도를 갖도록 상기 제1 웰의 사이에 셀어레이 벌크영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법을 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 불순물 및 제2 불순물은 포스포러스(phosphorous)를 사용하고, 상기 셀형성영역은 상기 제1 웰에 의해 둘러싸여 상기 반도체기판과 분리된다.
상기의 목적을 달성하기 위한 본 발명의 또 다른 방법으로는, 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터가 비트라인과 소오스라인 사이에 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서;
반도체기판 상에 소정의 농도를 갖는 제1 불순물을 도핑하여 제1 웰을 형성하는 단계;
상기 제1 웰 상의 내부에 상기 반도체 기판의 불순물농도 보다 더 높은 불순물농도를 갖도록 제2 불순물을 도핑하여 제2 웰을 형성하는 단계;
상기 제2 웰의 내부에 제3 불순물을 도핑하여 상기 스트링이 형성되는 포켓웰을 형성시키는 단계;
상기 포켓웰 상에 게이트 구조물을 완성하고, 그 게이트 구조물을 마스크로 하여 제4 불순물을 도핑하여 소오스/드레인 영역을 형성시키는 단계; 및
상기 소오스/드레인 영역에 상기 제4 불순물의 주입에너지 보다 더 높은 주입에너지를 이용하여 제5 불순물을 주입시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법을 제공한다.
상기와 같은 본 발명은 셀형성영역의 불순물농도를 낮게 함으로서 채널과 접합부분의 커패시턴스(capacitance)가 감소되기 때문에 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 유도되는 프로그램 방지전압을 증가시켜 동작의 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
[제1 실시예]
제5도는 본 발명의 제1 실시예에 의한 벌크영역의 구조를 나타내는 단면도이고, 제6도(A)(B)(C)(D)는 제5도의 벌크영역을 형성하는 과정을 나타내는 단면도들이다.
제5도를 참조하면, P 기판상에 포켓형 P웰의 구조를 갖도록 형성한 것으로서, P웰 영역 내에 상기 P웰의 농도보다 더 낮은 불순물농도를 갖는 P--의 셀 형성영역을 형성시킨 것이다. 상기 P--영역은 프로그램 동작시 비선택된 셀트랜지스터의 채널에 유도되는 프로그램 방지전압에 의해 공핍되는 영역을 포함하도록 형성된다. 또한, 상기 P--영역 내에 셀트랜지스터가 구성되어 소오스/드레인 접합이 형성된다.
상기의 구조를 갖도록 형성시키는 과정은 제6도에 도시되어 있다. 먼저, P형 기판에 N형의 불순물인 비소(arsenic) 또는 인(phosphorus)을 2.0E13 [ions/㎤] 주입하여 열처리공정을 수행한다. (제6도 (A) 참조)
상기와 같은 공정에 의해 형성되는 깊이가 5[㎛] 되는 N웰 내에 소정의 영역을 한정하여 P형의 불순물인 붕소(boron) 또는 BF2를 2.5E13[ions/㎤] 주입하여 열처리공정을 수행한다. (제6도 (B) 참조)
그 후, 상기의 공정에서 형성된 깊이가 2 내지 3 [㎛] 되는 P웰내에 셀트랜지스터가 형성될 소정의 영역을 한정하여 N형의 불순물인 비소(arsenic) 또는 인(phosphorus)을 0.3E13 [ions/㎤] 주입하여 열처리공정을 수행함으로서(제6도 (D)참조) 깊이가 1 [㎛] 되는 P--웰을 형성한다. (제6도 (D)참조)
그 후, 상기 P--의 셀 형성영역에 셀트랜지스터를 직렬로 형성하고, 상기 P웰에 선택트랜지스터를 형성함으로서 제5도와 같은 비휘발성 메모리 소자가 완성된다.
[제2 실시예]
제7도는 본 발명의 제2 실시예에 의한 벌크영역 형성과정 중 한 단계를 나타내는 단면도이다.
제7도를 참조하면, 상기 제1 실시예의 경우에서 셀 형성영역을 넓게 형성시킴으로서 상기 셀 형성영역에 셀트랜지스터 및 선택트랜지스터를 모두 형성시킨다. 이때, 상기 형성되는 선택트랜지스터의 문턱전압(Vth)이 너무 낮아지는 것을 방지하기 위하여 상기 선택트랜지스터의 채널영역에 P형의 불순물인 붕소(boron) 또는 BF2를 주입하여 문턱전압(Vth)을 조절한다.
[제3 실시예]
제8도(A)(B)는 본 발명의 제3 실시예에 의한 벌크영역 형성 과정 중 일부 단계를 나타내는 단면도이다.
제8도(A)(B)를 참조하면, 상기 제2 실시예의 경우에서 P웰과 셀 형성영역인 P--웰을 동시에 형성시킨다. 먼저, 불순물을 주입하는 과정에서 기판표면의 셀 형성영역의 N형 불순물과 P웰을 위한 P형 불순물의 농도 및 이온주입 에너지가 서로 다르게하여 도핑을 수행한다. 이때, P형 불순물의 농도가 N형 불순물의 농도 보다 높으며, N형 불순물 이온주입 에너지가 P형 불순물 이온주입 에너지 보다 더 낮다.
그 후, 상기 P--의 셀 형성영역에 셀트랜지스터를 직렬로 형성하고, 상기 P웰에 선택트랜지스터를 형성함으로서 제7도와 같은 비휘발성 메모리 소자가 완성된다.
[제4 실시예]
제9도는 본 발명의 제4 실시예에 의한 벌크영역의 구조를 나타내는 스트링의 단면도이고, 제10도(A)(B)(C)(D)는 제9도의 벌크영역을 형성하는 과정을 나타내는 단면도들이다.
제9도를 참조하면, P형 기판상에 상기 기판과 동일한 농도를 갖는 포켓형 P웰의 구조를 갖도록 형성한 것으로서, 셀어레이 형성영역과 주변회로 형성영역을 분리하는 n웰을 형성시킨 것이다.
상기의 구조를 갖도록 형성시키는 과정은 제10도에 도시되어 있다. 먼저, P형 기판 상에 포토레지스트층을 형성한 후 패터닝(patterning) 하여 셀어레이 형성영역과 주변회로 형성영역의 경계부위에 개구부를 형성한다. 그후, N형의 불순물인 비소(arsenic) 또는 인(phosphorus)을 2.0E13 [ions/㎤] 주입하여 열처리공정을 수행한다.(제10도 (A) 참조) 상기의 공정으로 형성된 깊이가 5 [㎛] 되는 N웰 사이의 포토레지스트층을 제거한 후 셀어레이 형성영역을 한정하여 기판표면으로부터 일정깊이 아래에 N형 불순물 웰을 형성한다.(제10도 (B)참조) 그에 따라 상기 N웰 사이에 있는 셀어레이 형성영역의 벌크 아래에 형성된 또다른 N영역이 상기 N웰과 연결되어 셀어레이 형성영역을 N불순물로 감싸고 셀어레이가 형성된 기판의 농도는 최초의 P형 기판과 동일한 농도를 갖게 된다. (제10도 (C) 참조) 이때, 불순물의 주입에너지는 100eV 이상으로 한다.
따라서, 상기 N웰로 감싸는 셀어레이 형성영역은 상기 P형 기판과 동일한 불순물 농도를 갖고, 셀어레이가 형성되는 셀 형성영역으로 사용하기 위한 P-영역을 형성한다.
[제5 실시예]
제11도는 본 발명의 제5 실시예에 의한 벌크영역의 구조를 나타내는 스트링의 단면도이다.
제11도를 참조하면, 상기 설명한 바와 동일한 과정으로 P형 기판에 N형의 불순물인 비소(arsenic) 또는 인(phosphorus)을 2.0E13 [ions/㎤] 주입하여 열처리공정을 수행함으로서 깊이가 5 [㎛] 되는 N웰을 형성한 후 상기 N웰 내에 소정의 영역을 한정하여 p형의 불순물인 붕소(boron) 또는 BF2를 2.5E13 [ions/㎤] 주입하여 열처리공정을 수행함으로서 깊이가 2 내지 3[㎛]되는 p형의 포켓웰을 형성한다.
그 후 셀트랜지스터의 게이트 구조물을 완성하고, 상기 구조물을 마스크로 사용하여 N+의 불순물을 주입하여 소오스/드레인 영역을 형성하고, 다시 상기 소오스/드레인 영역에 N형의 불순물인 비소(arsenic) 또는 인(phosphorus)을 1.0E12 [ions/㎤] 주입하여 상기 소오스/드레인 영역 보다 더 깊게 P--영역을 형성시킨다. 이때, 채널의 커패시터 형성영역의 불순물 농도는 상기 포켓웰의 불순물 농도와 동일하고, 상기 P--영역을 형성하는 과정에서의 주입에너지는 소오스/드레인 영역의 주입시 보다 크고 상기 포켓웰의 주입시 보다 작다.
상기에서는 P형 기판을 사용하는 경우의 실시예를 설명하였다. 이하 N형 기판을 사용하는 경우의 실시예를 설명한다.
[제6 실시예]
제12도는 본 발명의 제6 실시예에 의한 벌크영역의 구조를 나타내는 단면도이다.
제12도를 참조하면, N형 기판 상에 P웰의 구조를 갖도록 형성한 것으로서, P웰 영역 내에 상기 P웰의 농도보다 더 낮은 불순물농도를 갖는 P--의 셀 형성영역을 형성시킨 것이다. 상기 P--영역은 프로그램 동작시 비선택된 셀트랜지스터의 채널에 유도되는 프로그램 방지전압에 의해 공핍되는 영역을 포함하도록 형성된다. 또한, 상기 P--영역 내에 셀트랜지스터가 구성되어 소오스/드레인 접합이 형성된다.
[제7 실시예]
제13도는 본 발명의 제7 실시예에 의한 벌크영역의 구조를 나타내는 단면도이다.
제13도를 참조하면, 상기 제6 실시예의 경우에서 셀 형성영역을 넓게 형성시킴으로서 상기 셀 형성영역에 셀트랜지스터 및 선택트랜지스터를 모두 형성시킨다. 이때, 상기 형성되는 선택트랜지스터의 문턱전압(Vth)이 너무 낮아지는 것을 방지하기 위하여 상기 선택트랜지스터의 채널영역에 P형의 불순물인 붕소(boron) 또는 BF2를 주입하여 문턱전압(Vth)을 조절한다.
[제8 실시예]
제14도는 본 발명의 제8 실시예에 의한 벌크영역의 구조를 나타내는 스트링의 단면도이다.
제14도를 참조하면, 상기 설명한 바와 동일한 과정으로 N형 기판에 P형의 불순물을 주입하여 열처리공정을 수행함으로서 P웰을 형성한 후 셀트랜지스터의 게이트 구조물을 완성하고, 상기 구조물을 마스크로 사용하여 N+의 불순물을 주입하여 소오스/드레인 영역을 형성하고, 상기 소오스/드레인 영역에 N형의 불순물인 비소(arsenic) 또는 인(phosphorus)을 1.0E12 [ions/㎤] 주입하여 상기 소오스/드레인 영역 보다 더 깊게 P--영역을 형성시킨다. 이때, 채널의 커패시터 형성영역의 불순물 농도는 상기 P웰의 불순물 농도와 동일하고, 상기 P--영역을 형성하는 과정에서의 주입에너지는 소오스/드레인 영역의 주입시 보다 크고 상기 P웰의 주입시 보다 작다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 메모리 소자의 벌크영역 형성방법은 셀 형성영역의 불순물농도를 낮게 함으로서 채널과 접합부분의 커패시턴스(capacitance)가 감소되기 때문에 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 유도되는 프로그램 방지전압을 증가시켜 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.
또한, 읽기 동작시 벌크영역의 농도에 의해 결정되는 바디효과(body effect)가 감소되기 때문에 선택된 셀트랜지스터에서의 읽기 전류를 증가시킬 수 있는 효과가 있다.

Claims (12)

  1. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체 기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서; 반도체 기판사에 셀어레이 형성영역의 위치를 결정하여 포토레지스트의 일부를 제거한 후 소정의 농도를 갖는 제1 불순물을 도핑하여 제1 웰을 형성하는 단계; 상기 제1 웰의 내부에 상기 반도체 기판의 불순물 농도 보다 더 높은 불순물 농도를 갖도록 제2 불순물을 도핑하여 제2 웰을 형성하는 단계; 및 상기 제2 웰의 내부에 제3 불순물을 도핑하여 상기 스트링이 형성되는 셀 형성영역을 상기 제2 웰의 불순물 농도보다 더 낮은 불순물 농도를 갖도록 형성하되 각 셀트랜지스터의 접합깊이(junction depth) 보다는 크고 상기 제2 웰의 웰깊이(well depth)보다는 작은 깊이를 갖도록 형성시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  2. 제1항에 있어서, 상기 제1 불순물은 인(phosphorus)을 사용하고, 제2 불순물 및 제3 불순물은 붕소(boron)를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  3. 제1항에 있어서, 상기 셀 형성영역은 상기 스트링의 일부 벌크(bulk) 영역을 포함하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  4. 제3항에 있어서, 상기 셀 형성영역 상에는 직렬로 연결된 다수의 셀트랜지스터가 형성되고, 상기 제2 웰상에 상기 셀트랜지스터에 연결되는 스트링 선택트랜지스터 및 소오스 선택트랜지스터가 형성되도록 상기 셀 형성영역을 형성시키는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  5. 제1항에 있어서, 상기 셀 형성영역에 다수의 셀트랜지스터 및 선택트랜지스터를 모두 형성하되 선택트랜지스터의 문턱전압을 증가시킬 수 있도록 상기 선택트랜지스터의 채널영역 형성위치에 불순물을 주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  6. 제1항에 있어서, 상기 셀트랜지스터에 다수의 셀트랜지스터 및 선택트랜지스터를 모두 형성하되 상기 제1 웰 상에 제2 웰과 셀 형성영역에 주입되는 불순물의 농도 및 주입에너지를 다르게하여 상기 제2 웰과 셀 형성영역을 동시에 형성시키고, 선택트랜지스터의 문턱전압을 증가시킬 수 있도록 상기 선택트랜지스터의 채널영역 형성위치에 불순물을 주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  7. 제6항에 있어서, 상기 제2 웰과 셀 형성영역에 주입되는 불순물은 반대 도전형을 갖고, 상기 셀 형성영역에 주입되는 불순물이 상기 제2 웰에 주입되는 불순물에 비해 더 낮은 농도 및 주입에너지를 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  8. 제1항에 있어서, 상기 셀 형성영역은 프로그램시 채널 및 접합부에 발생되는 공핍(depletion)영역을 포함하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  9. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체 기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서; 반도체 기판 상에 포토레지스트층을 형성한 후 패터닝(patterning)하여 셀어레이 형성영역과 주변회로 형성영역의 경계부위에 개구부를 형성하는 단계; 상기 개구부를 통해 제1 불순물을 도핑하여 셀어레이 형성영역의 경계를 분리시키는 제1 웰을 형성하는 단계; 상기 제1 웰의 사이에 상기 제1 웰의 불순물 주입에너지 보다 더 높은 에너지로 제2 불순물을 도핑하여 제2 웰을 기판 표면으로부터 일정깊이 이하에 형성하는 단계; 및 반도체 기판과 같은 농도를 갖도록 상기 제1 웰의 사이에 셀어레이 벌크영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  10. 제9항에 있어서, 상기 제1 불순물 및 제2 불순물은 포스포러스(phosphorous)를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  11. 제9항에 있어서, 상기 셀 형성영역은 상기 제1 웰과 제2 웰에 의해 둘러싸여 상기 반도체 기판과 분리되도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  12. 제1 선택트랜지스터, 다수의 셀트랜지스터, 제2 선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체 기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서; 반도체 기판 상에 소정의 농도를 갖는 제1 불순물을 도핑하여 제1 웰을 형성하는 단계; 상기 제1 웰 상의 내부에 상기 반도체 기판의 불순물 농도 보다 더 높은 불순물 농도를 갖도록 제2 불순물을 도핑하여 제2 웰을 형성하는 단계; 상기 제2 웰의 내부에 제3 불순물을 도핑하여 상기 스트링이 형성되는 포켓웰을 형성시키는 단계; 상기 포켓웰 상에 게이트 구조물을 완성하고, 그 게이트 구조물을 마스크로 하여 제4 불순물을 도핑하여 소오스/드레인 영역을 형성시키는 단계; 및 상기 소오스/드레인 영역에 상기 제4 불순물의 주입에너지 보다 더 높은 주입에너지를 이용하여 제5 불순물을 주입시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
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