KR100211767B1 - 불휘발성 반도체 메모리 장치의 제조방법 - Google Patents
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Abstract
본 발명은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 본 발명의 목적은 메모리 셀의 신뢰성을 높일 수 있는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 열방향으로 직렬 연결되는 다수개의 메모리 셀들을 선택하기 위한 스트링 선택 트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법은 제1도전형 반도체 기판의 주표면과 접하며, 이 반도체 기판내에 형성되는 제2도전형 웰을 형성하는 과정과; 상기 주표면과 접하며, 상기 제2도전형 웰내에 형성되는 제1도전형 포켓웰을 형성하는 과정과; 상기 스트링 선택 트랜지스터의 문턱전압을 낮추기 위하여, 상기 포켓웰상에 상기 스트링 선택 트랜지스터가 형성될 영역만을 오픈한 마스크를 이용하여 제1도전형 불순물을 이온주입하는 과정과; 상기 주표면상에 게이트 절연막을 개재하여 플로팅 게이트를 형성하는 과정과; 상기 플로팅 게이트상에 층간절연막을 개재하여 컨트롤 게이트를 형성하는 과정과; 상기 컨트롤 게이트를 마스크화 하여 드레인과 소오스를 형성하기 위한 이온주입하는 과정을 포함함을 특징으로 한다.
Description
본 발명은 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 스트링 선택 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치의 제조방법에 관한 것이다.
고밀도의 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리 장치(이하 EEPROM이라 칭함)의 셀 구조는 노아(NOR)형과 낸드(NAND)형으로 크게 구별되며, 노아형구조는 고집적화에 불리한 반면 큰 셀전류로 고속화가 용이한 장점이 있고, 낸드형 구조는 고집적화가 유리한 장점이 있으나 셀 전류가 적어 고속화에 불리한 점이 있다. 상기한 통상적인 낸드형 셀 구조는 Symp. on VLSI Technolgy Dig Tech. Papers, 1988, 페이지 3334.에 도시되어 있으며 다수의 메모리 셀들과 선택 트랜지스터가 비트라인 BL과 공통소오스라인 CSL사이에 직렬 연결되어 1개의 스트링을 형성하고 있다. 이러한 스트링들은 행과 열의 매트릭스 형태로 배열된 메모리 셀 어레이를 형성한다. 이 메모리 셀 어레이는 엔형 기판상에 형성되는 피형 웰 구조내에 형성되거나 피형 기판상에 엔형 웰을 형성한후 이 엔형 웰내에 피형 포켓 웰을 형성한 구조내에 형성된다. 이러한 구조는 셀의 동작과 관련된 것으로 후술될 도 1과 도 2를 통하여 살펴볼 것이다.
도 1은 일반적인 불휘발성 반도체 메모리의 스트링을 나타낸 수직단면도이고, 도 2은 도 1에 도시된 스트링이 다수개 배열된 메모리 셀 어레이를 개략적으로 나타낸 등가회로도이다.
도 1을 참조하면, 피형 포켓 웰(103)은 반도체 기판(101)의 주표면(104)으로 부터 소정깊이로 형성되어 있다. 이 피형 포켓 웰(103)은 엔형 웰(102)에 의해 둘러 싸여져 있다. 상기 피형 포켓 웰(103)내에는 고농도의 엔형 불순물로 도핑된 엔형 불순물영역들(105)(111)이 상기 주표면(104)에 채널영역(112)을 개재하여 이격되게 형성되어 있다. 상기 불순물영역(105)은 접속개구(113)를 통하여 알루미늄과 같은 금속으로 만들어진 비트라인 BL과 접속되는 접속영역임과 동시에 스트링 선택 트랜지스터 ST1의 드레인영역으로 작용한다. 상기 불순물영역들(106)(110)은 트랜지스터들 ST1, M1M16, ST2중 인접하는 2개의 트랜지스터들의 공통 소오스/드레인 영역들로서 작용한다. 상기 불순물영역(111)은 그라운드 선택 트랜지스터 ST2의 소오스영역임과 동시에 매몰된 공통소오스라인 CSL으로 작용한다. 상기 선택 트랜지스터들 ST1, ST2의 채널영역들 상부에는 텅스텐 실리사이드와 같은 고융점 금속 실리사이드 물질의 게이트층들(114,115)이 게이트 절연막들(116)을 개재하여 각각 형성되어 있다. 상기 메모리 셀인 트랜지스터들 M1M16의 채널영역들(112) 상부에는 다결정 실리콘 물질의 플로팅 게이트들(117)이 게이트 절연막(118)을 개재하여 각각 형성되어 있다. 상기 플로팅 게이트들(117)위에는 고융점 금속 실리사이드 물질의 컨트롤 게이트들(119)이 층간절연막들(120) 예컨데 ONO절연막을 개재하여 각각 형성되어 있다. 상기 선택트랜지스터들 ST1, ST2의 게이트들(114,115)과 상기 메모리 셀들 M1M16의 컨트롤 게이트들(119)은 이들의 물질과 동일한 물질로 형성된 선택라인들 SSL, GSL 및 워드라인들 WL1WL16과 각각 연결되어 있다. 상기 게이트들(114,115), 컨트롤 게이트들(119), 플로팅 게이트들(117), 선택라인들 SSL,GSL 및 워드라인들 WL1WL16은 절연물질의 절연층(121)에 의해 서로 절연되어 있다.
한편, 도 2를 참조하면, 스트링 NU1은 스트링 선택트랜지스터 ST1의 소오스와 그라운드 선택트랜지스터 ST2의 드레인사이에 채널들이 직렬로 접속된 16개의 메모리 셀들 M1∼M16로 구성되어 있다. 상기 스트링 NU1의 상기 스트링 선택트랜지스터 ST1의 드레인은 비트라인 B/L1에 접속된다. 스트링 NU1의 상기 그라운드 선택트랜지스터 ST2의 소오스는 공통소오스라인 CSL에 접속된다. 또한 나머지 스트링들 NU2NUn도 상기 스트링 NU1과 동일한 회로도로 구성된다.
도 2를 통하여 메모리 셀의 동작을 살펴보면, 플로팅 게이트에 전자를 저장하는 프로그램동작은 만약 메모리 셀 M3가 선택되었을때 이 선택된 메모리 셀 M3의 워드라인 WL3에 프로그램전압 Vpgm을 인가하고, 비선택된 나머지 워드라인들 WLi(i=1,2,416)과 스트링 선택라인 SSL에는 패스전압 Vpass을 인가하며, 선택된 비트라인 BL1과 그라운드 선택라인 GSL에는 0V가 인가되고, 비선택된 비트라인 BLk(k=216)에는 프로그램 방지전압 Vpi를 인가하면, 상기 선택된 메모리 셀 M3의 워드라인 WL3에 인가되는 프로그램전압 Vpgm에 의해 반도체 기판으로 부터 전자가 터널 옥사이드를 통해 플로팅 게이트로 주입되고, 이때 선택된 한 워드라인 WL3과 연결되는 다수개의 비선택된 비트라인 BLk에 접속된 메모리 셀이 프로그램되는 것은 비선택된 비트라인 BLk에 가해진 프로그램 방지전압 Vpi에 의한 전계(Electrical field)를 감소시켜 전자의 터널링을 억제시키게 된다.
한편, 메모리 셀의 플로팅 게이트에 저장된 전자를 제거하는 소거(Erase)동작은 선택된 워드라인에 OV를 인가하고, 반도체 기판에 소거전압 Vera를 인가하여 프로그램과는 반대방향의 소거전압 Vera에 의한 전계에 의해 플로팅 게이트내에 저장되어 있던 전자가 소거되고 호울이 주입되게 된다. 따라서, 독출(Read)동작은 셀내 전자가 저장되어 있을 경우에는 셀의 문턱전압 Vth가 +1V로, 셀내 호울이 저장되어 있을 경우에는 셀의 문턱전압 Vth가 -3V로 변화하는 것을 이용하여 선택된 워드라인에 OV를 인가하여 선택된 셀을 통한 전류 경로의 형성 유무에 따라 0 또는 1의 데이타를 판독해 낸다. 이상의 동작에서 소거시 벌크 즉 반도체 기판에 인가되는 20V 내외의 전압을 주변회로의 벌크 동작영역과 분리시키기 위하여 셀 어레이를 포켓 웰등내에 형성시킴으로써 이를 실현한다.
그러나, 전술한 바와 같은 동작을 사용할 경우 고밀도 불휘발성 반도체 메모리에서 프로그램 디스터브(Disturb) 방지를 위해 비트라인에 가해지는 프로그램 방지전압 Vpi이 공급전압인 VCC보다 높은 전압을 필요로 하므로 공급전압 VCC을 커패시터를 이용한 차아지 펌핑에 의해 발생시켜야 하고, 이때 필요한 커패시터는 고집적화에 따라 증가된 비트라인 커패시터에 비례하여 증가하게 되어 커패시터 형성을 위한 칩 면적증가와 증가된 비트라인 커패시터를 전압 Vpi로 차아지시키는 시간지연에 따른 프로그램 시간증가가 문제점으로 나타나 이를 개선하기 위한 기술로 프로그램시 비선택된 비트라인 BLk과 스트링 선택라인 SSL에 공급전압 VCC을 인가하고, 선택된 워드라인 WL3에 프로그램전압 Vpgm을 인가하고, 비선택된 워드라인 WLi에 패스전압 Vpass을 인가하며, 선택된 비트라인 BL1과 벌크와 그라운드 선택라인 GSL에는 0V를 인가하여 비선택된 스트링의 채널에 전압 Vpi을 셀프부스팅(Self-boosting)시키는 기술이 1995년 IEEE Journal of Solid-State Circuits pp 1149-1156 A 3.3V 32MB NAND flash memory with incremental step pulse programming scheme 에 발표되었다. 이 셀프 부스팅기술을 사용할 경우 워드라인 전압만을 차아지 펌핑에 의해 VCC 이상으로 증가시키므로 비트라인 전압도 증가시켜야 하는 종래기술에 비해 비트라인 전압 증가용 커패시터 면적과 비트라인 차아징 시간이 감소되어 칩 동작을 개선시킬 수 있었다. 이 셀프 부스팅 방식의 동작원리 및 동작조건 또한 프로그램 방지 방식등은 전술한 1995년 IEEE Journal of Solid-State Circuits에 개시되어 있다.
여기서, 셀프 부스팅에 의한 프로그램 방지 방식에서 채널에 부스팅되는 채널전압을 살펴보면, 플로팅 게이트의 상태가 중립상태(Neutral state)라고 하면, 비선택된 비트라인의 메모리 셀내 평균채널전압 Vch.avg은 수학식 1에와 같이 나타난다. 여기서, Vch.sel은 선택된 워드라인의 비선택된 셀의 채널전압 Vch.sel이며, 이것은 수학식 2에 나타나 있다. 수학식 2에서 Cins는 컨트롤 게이트와 채널 사이의 커패시턴스로써 수학식 3에서와 같이 나타낼 수 있다. 또한, Vpre는 프로그램 동작 개시전에 비트라인에서 채널내로 프리차아지되는 전압이며, 이 프리차아지 전압 Vpre는 수학식 4에서와 같이 나타낼 수 있으며, 이 수학식 4에서 Vth'는 백 바이어스가 VCC일 때의 스트링 선택 트랜지스터 ST1의 문턱전압이다.
여기서 알 수 있듯이 셀프 부스팅의 단점은 수학식 4에서 보듯이 문턱전압 Vth'가 클수록 즉 바디 효과(Body-effect)가 클수록 셀내에 프리차아지되는 전압 Vpre가 작아지므로 비선택된 셀 B가 받는 디스터브(Disturb)가 증가하여 신뢰성을 저하시킨다. 더욱이 소자가 고집적화될수록 스트링 선택트랜지스터 ST1의 채널 폭이 작아지기 때문에 소위 채널폭이 작아짐에 따라 트랜지스터의 문턱전압 Vth이 증가하는 좁은폭효과(Narrow Width effect)가 증가하여 바디 효과가 증가하기 때문에 신뢰성에 더욱 취약해지는 단점이 있다.
본 발명의 목적은 메모리 셀의 신뢰성을 높일 수 있는 불휘발성 반도체 메모리 장치의 제조방법을 제공함에 있다.
본 발명의 다른 목적은 프로그램 동작시 행해지는 비선택된 메모리 셀의 프로그램방지기술을 향상시킬 수 있는 반도체 메모리 장치의 제조방법을 제공함에 있다.
도 1은 일반적인 낸드형 불휘발성 반도체 메모리의 한 스트링만을 나타낸 수직단면도.
도 2는 도 1에 도시된 스트링이 다수개 배열된 메모리 셀 어레이를 개략적으로 나타낸 등가회로도.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따라 구현되는 메모리 셀 어레이의 제조방법을 순차적으로 나타낸 수직단면도들.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따라 구현되는 메모리 셀 어레이의 제조방법을 순차적으로 나타낸 수직단면도들.
도 5는 도 3과 도 4에 도시된 스트링 선택 트랜지스터의 차단(Shut-off)특성을 나타내는 파형도.
도 6과 도 7은 도 3과 도 4에 도시된 스트링 선택 트랜지스터의 문턱전압의 변화에 따른 백바이어스 효과를 보여주는 파형도들.
도 8은 본 발명의 제3실시예에 따라 구현되는 메모리 셀 어레이의 수직단면도.
도 9는 본 발명의 제4실시예에 따라 구현되는 메모리 셀 어레이의 수직단면도.
도 10은 본 발명에 따라 문턱전압이 낮아진 스트링 선택 트랜지스터와 일반적인 스트링 선택 트랜지스터의 포화전류를 비교하여 나타낸 파형도.
도 11은 본 발명에 따라 문턱전압이 낮아진 스트링 선택 트랜지스터와 일반적인 스트링 선택 트랜지스터의 채널전압을 비교하여 나타낸 파형도.
이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 3a 내지 도 3e는 본 발명의 제1실시예에 따라 구현되는 스트링을 제조하기 위한 순차적인 수직단면도들을 나타낸 도면이다.
도 3a를 참조하면, 피형 반도체 기판(301)상에 스트링이 형성될 영역만을 오픈(Open)시킨 마스크(303A)를 이용하여 엔형 불순물을 상기 기판(301)내에 소정깊이로 이온주입(302A)한후 도 3b에서와 같이, 확산시켜 엔형 웰(304)를 형성하고, 이어 마스크(303B)를 이용하여 피형 불순물을 상기 기판(301)내에 소정깊이로 이온주입(302B)한 것을 나타낸 도면이다. 여기서, 엔형 웰(304)의 제조를 구체적으로 살펴보면, 상기 기판(301)상에 엔형 불순물인 As, P을 2.0E13ions/㎠ 주입하여 열처리 공정으로 깊이 5㎛정도인 엔형 웰(304)을 형성한다. 이 엔형 웰(304)를 제조한후 피형웰(305)을 형성하기 위헤 피형 불순물인 B이나 BF2를 2.5Eions/㎠ 주입한 도면이다.
도 3c를 참조하면, 상기 이온주입(302B)된 불순물을 확산시켜 피형 포켓 웰(305)을 형성하고, 이어 스트링 선택 트랜지스터의 채널이 형성될 영역만을 오픈시킨 마스크(303C)를 이용하여 엔형 불순물을 도핑(306)한 것을 나타내었다. 이때 상기 도핑되는 엔형 불순물의 도우즈(Dose)는 상기 포켓 웰(305)의 농도보다 낮게 함으로써 저농도의 피형영역이 형성됨을 보여준다. 이것은 스트링 선택트랜지스터 ST1의 문턱전압을 감소시키고 상기 수학식 4에서 보는 바와 같이 Vth'를 감소시킴으로써 프리차아지전압 Vpre을 증가시키기 위한 것이다.
도 3d를 참조하면, 상기 저농도의 피형영역(306)을 형성한후 수행되는 공정들은 전술한 도 1의 수직단면도의 설명에서와 같이, 동일한 공정에 의해 수행되어 질 수 있다. 이어 도 3e에서와 같은 최종 수직단면도에서와 같이 컨트롤 게이트(308)의 측벽에 형성되는 스페이서는 소자간의 절연을 위한 것으로, 이것은 옵션사항으로 이러한 스페이서 없이도 메모리 셀들 M1M16과 선택 트랜지스터들 ST1, ST2을 제조할 수 있음은 자명하다.
도 4a 내지 도 4e는 본 발명의 제2실시예에 따라 구현되는 스트링을 제조하기 위한 순차적인 수직단면도들을 나타낸 도면이다.
도 3에서 설명된 바와 유사하기에 다른 점만을 서술하면, 전술한 바와 같이 피형 웰(305)상에 스트링 선택 트랜지스터의 채널이 형성될 영역만을 오픈시킨 마스크(303C)를 이용하여 엔형 불순물을 도핑(306)한후 열처리 공정으로 대략 1㎛ 깊이를 갖는 저농도의 피형영역(406)을 형성한다. 이러한 공정에서 피형 포켓 웰(305)과 저농도의 피형영역(406)을 순차적으로 형성시키지 않고 동시에 서로 다른 주입 에너지를 이용하여 동시에 이온주입과 열처리 공정으로 상기 구조를 완성시킬 수도 있다. 또한, 여기서는 언급하지는 않았지만 엔형 웰(304) 및 피형 포켓 웰(305)의 형성은 기존의 확산 웰과는 달리 고 에너지 이온주입으로 형성할 수도 있음을 밝혀둔다.
한편, 전술한 스트링 선택 트랜지스터의 문턱전압을 감소시킴으로써 트랜지스터의 서브문턱전압 누설이 우려되기는 하지만 본 발명의 실시예에 따른 시뮬레이션 데이타를 나타내는 도 5에 나타났듯이 문턱전압 Vth가 0.15V가 되어도 제1선택트랜지스터 ST1의 차단(Shut-off) 특성에는 아무런 문제가 없음을 알 수 있다. 즉 셀프부스팅을 위한 구조에서는 비선택된 스트링의 경우 비트라인과 스트링 선택라인 SSL에 전원전압 VCC가 인가되고, 셀 내의 채널은 VCC - Vth의 전압이 프리차아지된후 차단(Shut-off)되는데, 이때 비선택된 스트링의 채널전압이 프로그램동작에 의해 부스팅되어 VCC 이상으로 증가할때 누설이 없어야 프로그램 디스터브를 받지 않는다.
도 5에서 알 수 있듯이 VCC 이상에서도 누설이 없으므로 스트링 선택 트랜지스터 ST1의 문턱전압 Vth를 기존방식의 1V 이상보다 낮게 0.15V 정도로 할 수 있다. 따라서 문턱전압 Vth를 작게함으로써 바디 효과를 개선하고 프리차아지전압 Vpre를 증가시킬 수 있다. 한편, 도 6과 도 7은 동일한 기판농도를 갖는 트랜지스터에서 문턱전압 Vth가 0.15V와 0.45V로 다를 경우 백 바이어스(Back-bias)가 VCC일때의 Vth 증가를 비교하였다. 도 6은 백 바이어스가 없을 경우에 대한 파형도이고, 도 7은 이와 반대로 백 바이어스가 있을 경우 즉 백 바이어스가 -3.3V일 경우에 대한 파형도이다. 여기서 문턱전압 Vth이 0.15V 및 0.45V인 경우만을 살펴본 것은 문턱전압 Vth가 다름에 따라 백 바이어스 효과가 변화하는 것을 비교하기 위한 것이며, 실제로 사용되는 스트링 선택트랜지스터 ST1의 문턱전압 범위는 이것보다 큼을 밝혀둔다.
도 8은 본 발명의 제3실시예에 따라 구현되는 스트링의 수직단면도를 나타낸 도면이다.
도 8은 도 3에 대한 다른 실시예로서, 엔형 반도체 기판(801)내에 형성되는 피형 웰(802)을 가지는 구조이다. 즉 도 3에서는 이중 웰구조를 형성하였지만 도 8에서는 한 웰만을 형성한 구조이다. 이러한 구조내에 선택 트랜지스터 ST1의 채널이 형성될 영역만을 오픈시킨 마스크를 이용하여 엔형 불순물을 도핑(810)한 도면이다. 나머지 제조공정들은 도 3 또는 도 4에서 설명된 바와 같이 동일 공정에 의해 제조될 수 있다. 도면중 참조부호 803809는 드레인과 소오스가 공통접속되는 엔형 불순물이 도핑된 불순물영역들이다.
도 9는 본 발명의 제4실시예에 따라 구현되는 스트링의 수직단면도를 나타낸 도면이다.
도 9는 도 8에 도시된 구조에서, 선택 트랜지스터 ST1의 채널이 형성될 영역만을 오픈시킨 마스크를 이용하여 엔형 불순물을 도핑한후 열처리 하여 소정깊이로 확산시킨 저농도의 피형영역(810B)를 도시한 도면이다. 나머지 제조공정들은 도 3 또는 도 4에서 설명된 바와 같이 동일 공정에 의해 제조될 수 있다.
전술한 바와 같이 스트링 선택 트랜지스터 ST1의 문턱전압을 감소시키고, 백 바이어스에 문턱전압 증가를 억제시킴으로써 수학식 4에서 알 수 있는 바와 같이 프로그램 동작 개시전에 셀 내의 채널전압을 증가시켜 셀 디스터브를 방지할 수 있을 뿐만 아니라, 도 10에 나타냈듯이 리드 동작시에는 스트링 선택 트랜지스터 ST1의 문턱전압 감소에 기인한 채널저항의 감소로 온 셀의 리드 전류를 증가시킬 수 있는 부수적인 개선점까지 얻을 수 있다.
도 11은 스트링 선택 트랜지스터의 문턱전압이 종래의 1.0V인 경우와 문턱전압이 0.5V일대의 채널전압을 비교한 시뮬레이션 파형도이다. 여기서, 본 발명에 의한 스트링 선택 트랜지스터 ST1의 문턱전압은 0.5V로 낮은 경우이고, 종래 기술에 따른 스트링 선택 트랜지스터 ST1의 문턱전압은 1.0V로 높은 경우로서, 비선택된 비트라인에 연결되는 비선택 워드라인의 문턱전압이 -3.0V로 소거되어 있는 경우와 1.0V로 프로그램되어 있는 경우에 대해 패스전압 Vpass에 따른 채널전압을 비교하였다. 도 11에서 알 수 있듯이 스트링 선택 트랜지스터의 문턱전압을 낮춤으로써 비선택 비트라인의 셀 내 채널전압의 증가를 가져온다. 따라서, 프로그램 동작시 프로그램 디스터브(Disturb)를 적게 받는 것은 쉽게 예측할 수 있는 결과이다.
전술한 바와 같이, 본 발명은 메모리 셀의 신뢰성을 높일 수 있는 이점을 가진다. 또한, 본 발명은 프로그램 동작시 행해지는 비선택된 메모리 셀의 프로그램방지기술을 향상시킬 수 있는 이점을 가진다.
Claims (8)
- 열방향으로 직렬 연결되는 다수개의 메모리 셀들을 선택하기 위한 스트링 선택 트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법에 있어서:제1도전형 반도체 기판의 주표면과 접하며, 이 반도체 기판내에 형성되는 제2도전형 웰을 형성하는 과정과;상기 주표면과 접하며, 상기 제2도전형 웰내에 형성되는 제1도전형 포켓웰을 형성하는 과정과;상기 스트링 선택 트랜지스터의 문턱전압을 낮추기 위하여, 상기 포켓웰상에 상기 스트링 선택 트랜지스터가 형성될 영역만을 오픈한 마스크를 이용하여 제1도전형 불순물을 이온주입하는 과정과;상기 주표면상에 게이트 절연막을 개재하여 플로팅 게이트를 형성하는 과정과;상기 플로팅 게이트상에 층간절연막을 개재하여 컨트롤 게이트를 형성하는 과정과;상기 컨트롤 게이트를 마스크화 하여 드레인과 소오스를 형성하기 위한 이온주입하는 과정을 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 제1도전형이 피형 불순물이 도핑된 도전형일 경우 상기 제2도전형은 엔형 불순물이 도핑된 도전형임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 스트링 선택 트랜지스터의 문턱전압을 높이기 위한 이온주입에너지는 30KeV 에서 300KeV사이의 값으로 가해줌을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 스트링 선택 트랜지스터의 문턱전압을 낮추기 위한 불순물 이온주입과정에 이어 이 이온주입된 불순물을 열처리하여 소정깊이의 저농도 피형영역을 형성하는 과정을 더 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 열방향으로 직렬 연결되는 다수개의 메모리 셀들을 선택하기 위한 스트링 선택 트랜지스터를 가지는 불휘발성 반도체 메모리 장치의 제조방법에 있어서:제1도전형 반도체 기판의 주표면과 접하며, 이 반도체 기판내에 형성되는 제2도전형 웰을 형성하는 과정과;상기 스트링 선택 트랜지스터의 문턱전압을 낮추기 위하여, 상기 웰상에 상기 스트링 선택 트랜지스터가 형성될 영역만을 오픈한 마스크를 이용하여 제1도전형 불순물을 이온주입하는 과정과;상기 주표면상에 게이트 절연막을 개재하여 플로팅 게이트를 형성하는 과정과;상기 플로팅 게이트상에 층간절연막을 개재하여 컨트롤 게이트를 형성하는 과정과;상기 컨트롤 게이트를 마스크화 하여 드레인과 소오스를 형성하기 위한 이온주입하는 과정을 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제5항에 있어서, 상기 제1도전형이 엔형 불순물이 도핑된 도전형일 경우 상기 제2도전형은 피형 불순물이 도핑된 도전형임을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제5항에 있어서, 상기 스트링 선택 트랜지스터의 문턱전압을 높이기 위한 이온주입에너지는 30KeV 에서 300KeV사이의 값으로 가해줌을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
- 제5항에 있어서, 상기 스트링 선택 트랜지스터의 문턱전압을 낮추기 위한 불순물 이온주입과정에 이어 이 이온주입된 불순물을 열처리하여 소정깊이의 저농도 피형영역을 형성하는 과정을 더 포함함을 특징으로 하는 불휘발성 반도체 메모리 장치의 제조방법.
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| KR1019960058603A KR100211767B1 (ko) | 1996-11-27 | 1996-11-27 | 불휘발성 반도체 메모리 장치의 제조방법 |
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