KR970054237A - 비휘발성 메모리 소자의 벌크영역 형성방법 - Google Patents

비휘발성 메모리 소자의 벌크영역 형성방법 Download PDF

Info

Publication number
KR970054237A
KR970054237A KR1019950059500A KR19950059500A KR970054237A KR 970054237 A KR970054237 A KR 970054237A KR 1019950059500 A KR1019950059500 A KR 1019950059500A KR 19950059500 A KR19950059500 A KR 19950059500A KR 970054237 A KR970054237 A KR 970054237A
Authority
KR
South Korea
Prior art keywords
well
forming
region
impurity
cell
Prior art date
Application number
KR1019950059500A
Other languages
English (en)
Other versions
KR100195198B1 (ko
Inventor
최정혁
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019950059500A priority Critical patent/KR100195198B1/ko
Publication of KR970054237A publication Critical patent/KR970054237A/ko
Application granted granted Critical
Publication of KR100195198B1 publication Critical patent/KR100195198B1/ko

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8236Combination of enhancement and depletion transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881Programmable transistors with only two possible levels of programmation
    • H01L29/7884Programmable transistors with only two possible levels of programmation charging by hot carrier injection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 발생되는 프로그램 방지전압을 자기승압(self boosting)시키는 비휘발성 메모리 소자의 벌크영역 형성방법에 관한 것이다.
본 발명은 반도체기판 상에 소정의 농도를 갖는 제1웰을 형성하는 단계; 상기 제1웰의 내부에 제2웰을 형성하는 단계; 및 상기 제2웰의 내부에 스트링이 형성되는 도전형의 셀형성영역을 상기 제2웰의 불순물농도 보다 더 낮은 불순물농도를 갖도록 형성시키는 단계를 포함한다.
본 발명은 셀어레이가 형성되는 웰에서의 불순물 농도를 낮추어 접합 커패시턴스를 줄일 수 있기 때문에 프로그램 동작시 비선택된 셀트랜지스터의 채널영역에 유도되는 프로그램 방지전압을 증가시켜 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.

Description

비휘발성 메모리 소자의 벌크영역 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명의 실시예 및 그에 따른 공정의 일부를 나타내는 단면도들이다.

Claims (12)

  1. 제1선택트랜지스터, 다수의 셀트랜지스터, 제2선택트랜지스터가 순차적으로 직렬 연결되고 이루어지는 스트링을 반도체기판상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서; 반도체 기판 상에 셀어레이 형성영역의 위치를 결정하여 포토레지스트의 일부를 제거한 후 소정의 농도를 갖는 제1불순물을 도핑하여 제1웰을 형성하는 단계; 상기 제1웰의 내부에 상기 반도체기판의 불순물 농도 보다 더 높은 불순물 농도를 갖도록 제2불순물을 도핑하여 제2웰을 형성하는 단계; 및 상기 제2웰의 내부에 제3불순물을 도핑하여 상기 스트링이 형성되는 셀형성영역을 상기 제2웰의 불순물 농도 보다 더 낮은 불순물 농도를 갖도록 형성하되 각 셀트랜지스터의 접합깊이(junction depth)보다는 크고 상기 제2웰의 웰깊이(well depth)보다는 작은 깊이를 갖도록 형성시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  2. 제1항에 있어서, 상기 제1불순물 및 제3불순물은 동일하게 인(phosphorus)을 사용하고, 제2불순물은 붕소(boron)를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  3. 제1항에 있어서, 상기 셀형성영역은 상기 스트링의 일부 벌크(bulk) 영역을 포함하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  4. 제3항에 있어서, 상기 셀형성영역 상에는 직렬로 연결된 다수의 셀트랜지스터가 형성되고, 상기 제2웰상에 상기 셀트랜지스터에 연결되는 스트링 선택트랜지스터 및 소오스 선택트랜지스터가 형성되도록 상기 셀형성영역을 형성시키는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  5. 제1항에 있어서, 상기 셀형성영역에 다수의 셀트랜지스터 및 선택트랜지스터를 모두 형성하되 선택트랜지스터의 문턱전압을 증가시킬 수 있도록 상기 선택트랜지스터의 채널영역 형성위치에 불순물을 주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  6. 제1항에 있어서, 상기 셀형성영역에 다수의 셀트랜지스터 및 선택트랜지스터를 모두 형성하되 상기 제1웰상에 제2웰과 셀형성영역에 주입되는 불순물의 농도 및 주입에너지를 다르게하여 상기 제2웰과 셀형성영역을 동시에 형성시키고, 선택트랜지스터의 문턱전압을 증가시킬 수 있도록 상기 선택트랜지스터의 채널영역 형성위치에 불순물을 주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  7. 제6항에 있어서, 상기 제2웰과 셀형성영역에 주입되는 불순물은 반대 도전형을 갖고, 상기 셀형성영역에 주입되는 불순물이 상기 제2웰에 주입되는 불순물에 비해 더 낮은 농도 및 주입에너지를 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  8. 제1항에 있어서, 상기 셀형성영역은 프로그램시 채널 및 접합부에 발생되는 공핍(depletion)영역을 포함하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  9. 제1선택트랜지스터, 다수의 셀트랜지스터, 제2선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서; 반도체 기판 상에 포토레지스트층을 형성한 후 패터닝(patterning)하여 셀어레이 형성영역과 주변회로 형성영역의 경계부위에 개구부를 형성하는 단계; 상기 개구부를 통해 제1불순물을 도핑하여 셀어레이 형성영역의 경계를 분리시키는 제1웰을 형성하는 단계; 상기 제1웰의 사이에 상기 제1웰의 불순물 중비에너지 보다 더 높은 에너지 제2불순물을 도핑하여 제2웰을 기판 표면으로부터 일정깊이 이하에 형성하는 단계; 및 반도체 기판과 같은 농도를 갖도록 상기 제1웰의 사이에 셀어레이 벌크영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  10. 제9항에 있어서, 상기 제1불순물 및 제2불순물은 포스포러스(Phosphorous)를 사용하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  11. 제9항에 있어서, 상기 셀형성영역은 상기 제1웰과 제2웰에 의해 둘러쌓여 상기 반도체기판과 분리되도록 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
  12. 제1선택트랜지스터, 다수의 셀트랜지스터, 제2선택트랜지스터가 순차적으로 직렬 연결되어 이루어지는 스트링을 반도체기판 상에 2차원적으로 배열하여 형성하는 비휘발성 메모리 소자의 제조방법에 있어서; 반도체기판 상에 소정의 농도를 갖는 제1불순물을 도핑하여 제1웰을 형성하는 단계; 상기 제1웰 상의 내부에 상기 반도체기판의 불순물 농도 보다 더 높은 불순물 농도를 갖도록 제2불순물을 도핑하여 제2웰을 형성하는 단계; 상기 제2웰의 내부에 제3불순물을 도핑하여 상기 스트링이 형성되는 포켓웰을 형성시키는 단계; 상기 포켓웰상에 게이트 구조물을 완성하고, 그 게이트 구조물을 마스크로하여 제4불순물을 도핑하여 소오스/드레인 영역을 형성시키는 단계; 및 상기 소오스/드레인 영역에 상기 제4불순물의 주입에너지 보다 더 높은 주입에너지를 이용하여 제5불순물을 주입시키는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 벌크영역 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019950059500A 1995-12-27 1995-12-27 비휘발성 메모리 소자의 벌크영역 형성방법 KR100195198B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950059500A KR100195198B1 (ko) 1995-12-27 1995-12-27 비휘발성 메모리 소자의 벌크영역 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950059500A KR100195198B1 (ko) 1995-12-27 1995-12-27 비휘발성 메모리 소자의 벌크영역 형성방법

Publications (2)

Publication Number Publication Date
KR970054237A true KR970054237A (ko) 1997-07-31
KR100195198B1 KR100195198B1 (ko) 1999-06-15

Family

ID=19445212

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950059500A KR100195198B1 (ko) 1995-12-27 1995-12-27 비휘발성 메모리 소자의 벌크영역 형성방법

Country Status (1)

Country Link
KR (1) KR100195198B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100876082B1 (ko) 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법

Also Published As

Publication number Publication date
KR100195198B1 (ko) 1999-06-15

Similar Documents

Publication Publication Date Title
US6137723A (en) Memory device having erasable Frohmann-Bentchkowsky EPROM cells that use a well-to-floating gate coupled voltage during erasure
US5719427A (en) Avalanche-enhanced CMOS transistor for EPROM/EEPROM and ESD-protection structures
US6081451A (en) Memory device that utilizes single-poly EPROM cells with CMOS compatible programming voltages
KR20050055003A (ko) 비휘발성 메모리 디바이스 및 형성 방법
KR100816755B1 (ko) 플래시 메모리 장치 및 그 제조방법
US6055185A (en) Single-poly EPROM cell with CMOS compatible programming voltages
EP1235226A2 (en) Nonvolatile memory
EP0252027A2 (en) Electrically alterable, nonvolatile, floating gate type memory device with reduced tunnelling area and fabrication thereof
US6294427B1 (en) Non-volatile semiconductor memory device and fabrication method thereof
KR970013402A (ko) 플래쉬 메모리장치 및 그 제조방법
US6713812B1 (en) Non-volatile memory device having an anti-punch through (APT) region
KR950010051A (ko) 반도체장치 및 그 제조방법
KR19990071395A (ko) 반도체 장치 및 그 제조 방법
KR100271049B1 (ko) 정-바이어스된 소스-대-기판 접합을 사용한 다중레벨의 데이터를 저장하기 위한 단일 eprom 또는 플래시 메모리셀의 프로그래밍 방법
US6376875B1 (en) Semiconductor component with compensation implantation
US6130840A (en) Memory cell having an erasable Frohmann-Bentchkowsky memory transistor
JP4083835B2 (ja) 不揮発性メモリ・セルおよびプログラミング方法
US6501681B1 (en) Using a low drain bias during erase verify to ensure complete removal of residual charge in the nitride in sonos non-volatile memories
EP0642172A1 (en) Semiconductor device having a non-volatile memory and method of manufacturing such a semiconductor device
US5677876A (en) Flash EEPROM with impurity diffused layer in channel area and process of production of same
KR970054237A (ko) 비휘발성 메모리 소자의 벌크영역 형성방법
JPH01166566A (ja) 電気的にプログラム可能なメモリセル
KR900002474B1 (ko) 반도체 메모리
JPH08107156A (ja) 不揮発性半導体記憶装置の製造方法
KR100211767B1 (ko) 불휘발성 반도체 메모리 장치의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100114

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee