JPH0462473B2 - - Google Patents
Info
- Publication number
- JPH0462473B2 JPH0462473B2 JP59038127A JP3812784A JPH0462473B2 JP H0462473 B2 JPH0462473 B2 JP H0462473B2 JP 59038127 A JP59038127 A JP 59038127A JP 3812784 A JP3812784 A JP 3812784A JP H0462473 B2 JPH0462473 B2 JP H0462473B2
- Authority
- JP
- Japan
- Prior art keywords
- channel region
- gate electrode
- region
- channel
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 19
- 239000000758 substrate Substances 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 239000011229 interlayer Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
この発明は、MIS（Metal Insulator −Semi
−conductor）構造を有する低プログラム電圧の
浮遊ゲート型不揮発性半導体メモリに関する。
−conductor）構造を有する低プログラム電圧の
浮遊ゲート型不揮発性半導体メモリに関する。
従来の低プログラム電圧の浮遊ゲート型不揮発
性半導体メモリについて、第１図から第３図を用
いて説明する。メモリの構造、読み出し原理、プ
ログラム原理の順に説明する。
性半導体メモリについて、第１図から第３図を用
いて説明する。メモリの構造、読み出し原理、プ
ログラム原理の順に説明する。
第１図は、従来の低プログラム電圧の不揮発性
半導体メモリの一実施例である。この構造のメモ
リは、我々が発明したものでPAMCOSメモリと
呼んでいる。Ｐ型半導体基板１の表面にN+型の
ソース領域２及びドレイン型領域３を形成する。
ソース・ドレイン領域間のチヤネル領域は、第１
のチヤネル領域L1と第２のチヤネル領域L2とが
直列に接続された構造になつている。第１のチヤ
ネル領域L1の表面ポテンシヤルは、選択ゲート
絶縁膜５を介して設けられた選択ゲート電極７の
電位によつて制御される。
半導体メモリの一実施例である。この構造のメモ
リは、我々が発明したものでPAMCOSメモリと
呼んでいる。Ｐ型半導体基板１の表面にN+型の
ソース領域２及びドレイン型領域３を形成する。
ソース・ドレイン領域間のチヤネル領域は、第１
のチヤネル領域L1と第２のチヤネル領域L2とが
直列に接続された構造になつている。第１のチヤ
ネル領域L1の表面ポテンシヤルは、選択ゲート
絶縁膜５を介して設けられた選択ゲート電極７の
電位によつて制御される。
一方、第２のチヤネル領域L2の表面ポテンシ
ヤルはドレイン領域３の電位及び注入膜化膜４を
介して設けられた浮遊ゲート電極６の電位とによ
つて制御される。浮遊ゲート電極６の電位は、浮
遊ゲート電極と強く容量結合している制御ゲート
電極９の電位によつて制御される。浮遊ゲート電
極６は全て絶縁膜でおおわれており、電子が注入
（プログラム状態）されるとマイナスに帯電する。
ヤルはドレイン領域３の電位及び注入膜化膜４を
介して設けられた浮遊ゲート電極６の電位とによ
つて制御される。浮遊ゲート電極６の電位は、浮
遊ゲート電極と強く容量結合している制御ゲート
電極９の電位によつて制御される。浮遊ゲート電
極６は全て絶縁膜でおおわれており、電子が注入
（プログラム状態）されるとマイナスに帯電する。
次に、読み出し原理について説明する。
第１図の如く、ソース・ドレイン領域間のチヤ
ネル領域は、第１のチヤネル領域L1と第２のチ
ヤネル領域L2との直列接続から構成されている。
従つて、両方のチヤネル領域が反転している場合
のみ、ソース・ドレイン領域間に電極が流れる。
即ち、このメモリのコンダクタンスは大きくな
る。浮遊ゲート電極６に電子が注入（即ちプログ
ラム）されると、第２のチヤネル領域L2は反転
できなくなるため、このメモリのコンダクタンス
は小さくなる。第２図は、プログラム前とプログ
ラム後の第１図に示したメモリセルの電流−電圧
特性の例を示した図である。縦軸はソース・ドレ
イン領域間に流れるドレイン電流ID、横軸は制
御ゲート電極９の電位VCGである。選択ゲート
電極７の電位VSGは、第１のチヤネル領域L1の
閾値電圧より大きな電圧に印加されている。プロ
グラム後には、浮遊ゲート電極６に多数の電子が
入つているために第２のチヤネルL2はプログラ
ム前に比べ反転しにくくなる。従つて、第２図に
示す如く高い制御ゲート電圧VCGが印加されな
いとドレイン電流は流れない。即ち、プログラム
前に比べチヤネルコンダクタンスが小さくなる。
このプログラム前後のチヤネルコンダクタンスを
検出することによりメモリセルの情報を読み出す
ことができる。
ネル領域は、第１のチヤネル領域L1と第２のチ
ヤネル領域L2との直列接続から構成されている。
従つて、両方のチヤネル領域が反転している場合
のみ、ソース・ドレイン領域間に電極が流れる。
即ち、このメモリのコンダクタンスは大きくな
る。浮遊ゲート電極６に電子が注入（即ちプログ
ラム）されると、第２のチヤネル領域L2は反転
できなくなるため、このメモリのコンダクタンス
は小さくなる。第２図は、プログラム前とプログ
ラム後の第１図に示したメモリセルの電流−電圧
特性の例を示した図である。縦軸はソース・ドレ
イン領域間に流れるドレイン電流ID、横軸は制
御ゲート電極９の電位VCGである。選択ゲート
電極７の電位VSGは、第１のチヤネル領域L1の
閾値電圧より大きな電圧に印加されている。プロ
グラム後には、浮遊ゲート電極６に多数の電子が
入つているために第２のチヤネルL2はプログラ
ム前に比べ反転しにくくなる。従つて、第２図に
示す如く高い制御ゲート電圧VCGが印加されな
いとドレイン電流は流れない。即ち、プログラム
前に比べチヤネルコンダクタンスが小さくなる。
このプログラム前後のチヤネルコンダクタンスを
検出することによりメモリセルの情報を読み出す
ことができる。
次にプログラム原理について説明する。
第１のチヤネル領域L1が反転し、第２のチヤ
ネル領域L2も充分に反転できるような電圧を、
選択ゲート電極１７と制御ゲート電極１９に印加
すると、チヤネル領域に沿つた電子に対する平衡
状態のポテンシヤルは第３図に示すような形にな
る。第３図は、第１図のメモリセルにおいてドレ
イン領域１３に4V印加された場合の図である。
ネル領域L2も充分に反転できるような電圧を、
選択ゲート電極１７と制御ゲート電極１９に印加
すると、チヤネル領域に沿つた電子に対する平衡
状態のポテンシヤルは第３図に示すような形にな
る。第３図は、第１図のメモリセルにおいてドレ
イン領域１３に4V印加された場合の図である。
第３図に示す如く、第１のチヤネル領域L1の
表面電位はソース領域２の電位とほぼ等しく、第
２のチヤネル領域L2の表面電位はドレイン領域
３の電位にほぼ等しくなる。従つて、チヤネル領
域L1とチヤネル領域L2との接点に大きな電位差
が形成される。ソース領域２より流出した電子
は、チヤネル領域L1とL2の接点を過ぎた直後に
おいて、平衡状態より大きなエネルギーを持つた
電子になる。この大きなエネルギーを持つた電子
は、注入絶縁膜４の障壁をこえて浮遊ゲート電極
６に入ることができる。第３図に示した電位差
が、大きく急に形成されたとき程多数の高エネル
ギー電子が生じ、その結果、多数の電子が浮遊ゲ
ート電極１６に入る。即ち、チヤネルL1とチヤ
ネルL2の間に生ずる電位差を大きく急に形成す
ることができれば、短時間、低電圧でプログラム
ができる。
表面電位はソース領域２の電位とほぼ等しく、第
２のチヤネル領域L2の表面電位はドレイン領域
３の電位にほぼ等しくなる。従つて、チヤネル領
域L1とチヤネル領域L2との接点に大きな電位差
が形成される。ソース領域２より流出した電子
は、チヤネル領域L1とL2の接点を過ぎた直後に
おいて、平衡状態より大きなエネルギーを持つた
電子になる。この大きなエネルギーを持つた電子
は、注入絶縁膜４の障壁をこえて浮遊ゲート電極
６に入ることができる。第３図に示した電位差
が、大きく急に形成されたとき程多数の高エネル
ギー電子が生じ、その結果、多数の電子が浮遊ゲ
ート電極１６に入る。即ち、チヤネルL1とチヤ
ネルL2の間に生ずる電位差を大きく急に形成す
ることができれば、短時間、低電圧でプログラム
ができる。
以上説明したような従来のPACMOSメモリの
場合、プログラム時にドレイン電流を流すと、チ
ヤネル領域L1内に電圧ドロツプが生じ、結果と
して第３図破線のようなポテンシヤル分布になつ
てしまう。即ち、電子の加速領域が広がつてしま
うために、容易に浮遊ゲート電極６に電子は入る
ことができなかつた。従つて、短時間、低電圧で
プログラムすることは難しく、高集積化も困難に
なつていた。
場合、プログラム時にドレイン電流を流すと、チ
ヤネル領域L1内に電圧ドロツプが生じ、結果と
して第３図破線のようなポテンシヤル分布になつ
てしまう。即ち、電子の加速領域が広がつてしま
うために、容易に浮遊ゲート電極６に電子は入る
ことができなかつた。従つて、短時間、低電圧で
プログラムすることは難しく、高集積化も困難に
なつていた。
本発明の不揮発性半導体メモリは、従来のPA
−CMOSメモリの欠点を克服したものであり、
短時間プログラム、低電圧プログラムを可能にす
るPACMOSメモリを提供する。
−CMOSメモリの欠点を克服したものであり、
短時間プログラム、低電圧プログラムを可能にす
るPACMOSメモリを提供する。
本発明の不揮発性半導体メモリ（PACMOSメ
モリ）を第４図から第８図を用いて説明する。
モリ）を第４図から第８図を用いて説明する。
本発明の不揮発性半導体メモリの原理を示すた
めの断面図を第４図に示す。Ｎ型PACMOSメモ
リの場合について説明する。Ｐ型半導体基板１１
の表面に間隔を置いてN+型のソース領域に、ド
レイン領域１３が形成されており、ソース・ドレ
イン領域間に第１のチヤネル領域L1、第３のチ
ヤネル領域L3、第２のチヤネル領域L2が直列に
形成されている。第１のチヤネル領域L1の表面
電位は、選択ゲート絶縁膜１５を介して選択ゲー
ト電極１７の電位によつて制御される。第２のチ
ヤネル領域L2の表面電位はドレイン領域１３と
注入絶縁膜１４を介した浮遊ゲート電極１６の電
位によつて制御される。第３のチヤネル領域L3
の表面電位は、選択ゲート電極１７と浮遊ゲート
電極１６の電位により制御される。構造的には、
絶縁膜２０を介して選択ゲート電極１７が存在し
なくても、選択ゲート電極１７と浮遊ゲート電極
１６からの電界のまわりこみにより第３のチヤネ
ル領域の表面電位が変化する。絶縁膜２０は、選
択ゲート電極１７と浮遊ゲート電極１６との層間
絶縁膜で形成されるものであるから、第３のチヤ
ネルL3のチヤネル長は1μｍより充分に短いチヤ
ネル長に制御される。浮遊ゲート電極１６の電位
は絶縁膜１８を介して制御ゲート電極１９の電位
により制御される。
めの断面図を第４図に示す。Ｎ型PACMOSメモ
リの場合について説明する。Ｐ型半導体基板１１
の表面に間隔を置いてN+型のソース領域に、ド
レイン領域１３が形成されており、ソース・ドレ
イン領域間に第１のチヤネル領域L1、第３のチ
ヤネル領域L3、第２のチヤネル領域L2が直列に
形成されている。第１のチヤネル領域L1の表面
電位は、選択ゲート絶縁膜１５を介して選択ゲー
ト電極１７の電位によつて制御される。第２のチ
ヤネル領域L2の表面電位はドレイン領域１３と
注入絶縁膜１４を介した浮遊ゲート電極１６の電
位によつて制御される。第３のチヤネル領域L3
の表面電位は、選択ゲート電極１７と浮遊ゲート
電極１６の電位により制御される。構造的には、
絶縁膜２０を介して選択ゲート電極１７が存在し
なくても、選択ゲート電極１７と浮遊ゲート電極
１６からの電界のまわりこみにより第３のチヤネ
ル領域の表面電位が変化する。絶縁膜２０は、選
択ゲート電極１７と浮遊ゲート電極１６との層間
絶縁膜で形成されるものであるから、第３のチヤ
ネルL3のチヤネル長は1μｍより充分に短いチヤ
ネル長に制御される。浮遊ゲート電極１６の電位
は絶縁膜１８を介して制御ゲート電極１９の電位
により制御される。
本発明の不揮発性半導体メモリの読み出し原
理、プログラム原理について説明する。
理、プログラム原理について説明する。
第４図の如く、厚いゲート絶縁膜２０をゲート
絶縁膜とする第３のチヤネル領域L3を約1000Å
形成すると、第３のチヤネル領域L3の閾値電圧
が他のチヤネル領域L1，L2の閾値電圧より高く
なる。即ち、ソース・ドレイン領域間に流れるド
レイン電流は、第３のチヤネル領域L3が少なく
とも反転することにより流れることができる。
絶縁膜とする第３のチヤネル領域L3を約1000Å
形成すると、第３のチヤネル領域L3の閾値電圧
が他のチヤネル領域L1，L2の閾値電圧より高く
なる。即ち、ソース・ドレイン領域間に流れるド
レイン電流は、第３のチヤネル領域L3が少なく
とも反転することにより流れることができる。
第３のチヤネル領域L3の表面電位は常に第１
のチヤネル領域L1の表面電位より高い。チヤネ
ルL3とL1との表面電位差を△φsと記述すると、
△φsは次式のようなパラメーターの関数である。
のチヤネル領域L1の表面電位より高い。チヤネ
ルL3とL1との表面電位差を△φsと記述すると、
△φsは次式のようなパラメーターの関数である。
△φs＝f1（VSG，VF）…(1)
ここで、VSGは選択ゲート電極１７の電圧、
VFは浮遊ゲート電極１６の電圧である。
VFは浮遊ゲート電極１６の電圧である。
上記の△φsをゼロに近づけることによりドレ
イン電流が流れる。従つて、チヤネル領域L3の
閾値電圧が他のチヤネル領域L1，L2の閾値電圧
より高いことから、チヤネル領域L1，L2が反転
している状態では、ドレイン電流IDは△φsのみ
によつて制御される。
イン電流が流れる。従つて、チヤネル領域L3の
閾値電圧が他のチヤネル領域L1，L2の閾値電圧
より高いことから、チヤネル領域L1，L2が反転
している状態では、ドレイン電流IDは△φsのみ
によつて制御される。
ID＝f2（△φs）…(2)
但し、VSG＞VTL1，VF＞VTL2
ここで、VTL1はチヤネル領域L1の閾値電圧、
VTL2はチヤネル領域L2の閾値電圧である。
VTL2はチヤネル領域L2の閾値電圧である。
(1)，(2)式より、浮遊ゲート電極１６に電子が入
り（プログラム状態）、浮遊ゲート電極１６の電
位VFが負に帯電するとドレイン電流は流れにく
くなる。従つて、メモリセルのコンダクタンスを
検出することにより情報を読み出すことができ
る。
り（プログラム状態）、浮遊ゲート電極１６の電
位VFが負に帯電するとドレイン電流は流れにく
くなる。従つて、メモリセルのコンダクタンスを
検出することにより情報を読み出すことができ
る。
次にプログラム原理について説明する。
チヤネル領域L1，L2が反転するような電圧を
選択ゲート電極１７を制御ゲート電極１９に印加
する。
選択ゲート電極１７を制御ゲート電極１９に印加
する。
第５図は、第４図に示したメモリセルにおい
て、ドレイン領域１３に4V印加した場合の表面
電位を示した図である。第１のチヤネル領域L1
はソース領域１２の電位に、第２のチヤネル領域
L2はドレイン領域１３の電位にほぼ近くなる。
第３のチヤネル領域L3の表面電位は、第１のチ
ヤネル領域L1の表面電位より△φs高くなつてい
る。
て、ドレイン領域１３に4V印加した場合の表面
電位を示した図である。第１のチヤネル領域L1
はソース領域１２の電位に、第２のチヤネル領域
L2はドレイン領域１３の電位にほぼ近くなる。
第３のチヤネル領域L3の表面電位は、第１のチ
ヤネル領域L1の表面電位より△φs高くなつてい
る。
従つて、第３のチヤネル領域L3と第２のチヤ
ネル領域L2との間に大きな電位差が形成され、
この電位差によりソース領域１２からの電子は加
速され浮遊ゲート電極１６に入る。VSG及びVF
が低い電圧の場合は、第５図の実線のように△
φsが大きく、ソース・ドレイン領域間に電流が
流れない。即ち、プログラムすることができな
い。しかし、VSGあるいは、VFに高い電圧を印
加することにより、第５図の破線のように△φs
を小さくし、ソース・ドレイン領域間に電流を流
しプログラムすることができる。ソース領域１２
から流出した電子は、チヤネル領域L3の電位の
山をこえ加速領域に入るので、注入領域（浮遊ゲ
ート電極１６の下のチヤネル領域L3の電子が注
入される場所）以前での電圧ドロツプがない。従
つて、注入領域に多数の高エネルギーを持つた電
子が発生し、効率良く浮遊ゲート電極１６に入
る。即ち、第４図におけるPACMOSメモリの場
合、高速プログラム、低電圧プログラムが可能に
なり、高集積化した安いメモリができる。また、
第４図におけるPACMOSメモリにおいては、第
３のチヤネル領域L3のチヤネル長が選択ゲート
電極１７と浮遊ゲート電極１６との間の絶縁膜の
厚さで制御できるため、プロセスの安定性も高
い。
ネル領域L2との間に大きな電位差が形成され、
この電位差によりソース領域１２からの電子は加
速され浮遊ゲート電極１６に入る。VSG及びVF
が低い電圧の場合は、第５図の実線のように△
φsが大きく、ソース・ドレイン領域間に電流が
流れない。即ち、プログラムすることができな
い。しかし、VSGあるいは、VFに高い電圧を印
加することにより、第５図の破線のように△φs
を小さくし、ソース・ドレイン領域間に電流を流
しプログラムすることができる。ソース領域１２
から流出した電子は、チヤネル領域L3の電位の
山をこえ加速領域に入るので、注入領域（浮遊ゲ
ート電極１６の下のチヤネル領域L3の電子が注
入される場所）以前での電圧ドロツプがない。従
つて、注入領域に多数の高エネルギーを持つた電
子が発生し、効率良く浮遊ゲート電極１６に入
る。即ち、第４図におけるPACMOSメモリの場
合、高速プログラム、低電圧プログラムが可能に
なり、高集積化した安いメモリができる。また、
第４図におけるPACMOSメモリにおいては、第
３のチヤネル領域L3のチヤネル長が選択ゲート
電極１７と浮遊ゲート電極１６との間の絶縁膜の
厚さで制御できるため、プロセスの安定性も高
い。
第６図は、本発明の第１の実施例の不揮発性半
導体メモリの断面図であり、第４図の不揮発性半
導体メモリを改良したものである。即ち、第３の
チヤネル領域L3内にＰ型の高不純物濃度領域を
形成したものである。第３のチヤネル領域L3内
にＰ型の高不純物濃度領域を形成することより、
第３のチヤネル領域の閾値を高めたものである。
第３のチヤネル領域L3のチヤネル長が1000Å以
下になつても、チヤネル領域L3の閾値電圧は、
他のチヤネル領域の閾値電圧よりも高くなり、本
発明のPACMOSメモリが実現しやすくなる。
導体メモリの断面図であり、第４図の不揮発性半
導体メモリを改良したものである。即ち、第３の
チヤネル領域L3内にＰ型の高不純物濃度領域を
形成したものである。第３のチヤネル領域L3内
にＰ型の高不純物濃度領域を形成することより、
第３のチヤネル領域の閾値を高めたものである。
第３のチヤネル領域L3のチヤネル長が1000Å以
下になつても、チヤネル領域L3の閾値電圧は、
他のチヤネル領域の閾値電圧よりも高くなり、本
発明のPACMOSメモリが実現しやすくなる。
第７図は、本発明の第２の実施例の不揮発性半
導体メモリの断面図である。第２の実施例は、第
１の実施例をさらに改良したものである。即ち、
本発明によれば、メモリセルの動作は第３のチヤ
ネル領域の表面電位によつて支配されている。そ
こで、第１のチヤネル領域L1を削除した構造が、
本発明第２の実施例である。第７図に示す如く、
ソース領域４２に接してチヤネル領域L3が形成
されている。第７図の実施例の場合のプログラム
時の表面ポテンシヤル分布を第８図に示す。メモ
リセルのコンダクタンスは、チヤネルL3の表面
ポテンシヤルに支配されている。従つて、チヤネ
ルL3とL2のみでも動作可能である。また、選択
ゲート電極が、チヤネルL3上になくても、浮遊
ゲート電極４６の電位を高くすることによつてチ
ヤネルL3の表面ポテンシヤルは第８図破線の如
くなりプログラム可能になる。
導体メモリの断面図である。第２の実施例は、第
１の実施例をさらに改良したものである。即ち、
本発明によれば、メモリセルの動作は第３のチヤ
ネル領域の表面電位によつて支配されている。そ
こで、第１のチヤネル領域L1を削除した構造が、
本発明第２の実施例である。第７図に示す如く、
ソース領域４２に接してチヤネル領域L3が形成
されている。第７図の実施例の場合のプログラム
時の表面ポテンシヤル分布を第８図に示す。メモ
リセルのコンダクタンスは、チヤネルL3の表面
ポテンシヤルに支配されている。従つて、チヤネ
ルL3とL2のみでも動作可能である。また、選択
ゲート電極が、チヤネルL3上になくても、浮遊
ゲート電極４６の電位を高くすることによつてチ
ヤネルL3の表面ポテンシヤルは第８図破線の如
くなりプログラム可能になる。
第７図の場合、制御ゲート電極はドレイン領域
４３が兼ねた構造になつている。
４３が兼ねた構造になつている。
以上説明したように、本発明によるPACMOS
メモリによれば、メモリの動作領域が酸化膜厚の
チヤネル長まで短かくでき、さらに、効率良く電
子を浮遊ゲート電極へ注入することができるため
に、高集積で低電圧動作の不揮発性メモリが実現
できる。
メモリによれば、メモリの動作領域が酸化膜厚の
チヤネル長まで短かくでき、さらに、効率良く電
子を浮遊ゲート電極へ注入することができるため
に、高集積で低電圧動作の不揮発性メモリが実現
できる。
第１図は従来のPACMOSメモリの断面図であ
り、第２図は第１図のPACMOSメモリの電流、
電圧特性図である。第３図は第１図のPACMOS
メモリのプログラム時の表面ポテンシヤル図であ
る。第４図は、本発明の不揮発性半導体メモリの
原理を示す断面図であり、第５図は第４図のメモ
リのプログラム時の表面ポテンシヤル図である。
第６，第７図は、本発明の不揮発性メモリ第１と
第２の実施例の断面図であり、第８図は第７図の
メモリのプログラム時の表面ポテンシヤル図であ
る。 １，１１，２１，４１……Ｐ型半導体基板、
２，１２，２２，４２……ソース領域、３，１
３，３３，４３……ドレイン領域、６，１６，２
６，４６……浮遊ゲート電極、７，１７，２７，
４７……選択ゲート電極、９，１９，２９……制
御ゲート電極、３１，５１……Ｐ型高不純物濃度
領域。
り、第２図は第１図のPACMOSメモリの電流、
電圧特性図である。第３図は第１図のPACMOS
メモリのプログラム時の表面ポテンシヤル図であ
る。第４図は、本発明の不揮発性半導体メモリの
原理を示す断面図であり、第５図は第４図のメモ
リのプログラム時の表面ポテンシヤル図である。
第６，第７図は、本発明の不揮発性メモリ第１と
第２の実施例の断面図であり、第８図は第７図の
メモリのプログラム時の表面ポテンシヤル図であ
る。 １，１１，２１，４１……Ｐ型半導体基板、
２，１２，２２，４２……ソース領域、３，１
３，３３，４３……ドレイン領域、６，１６，２
６，４６……浮遊ゲート電極、７，１７，２７，
４７……選択ゲート電極、９，１９，２９……制
御ゲート電極、３１，５１……Ｐ型高不純物濃度
領域。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板表面部分に互いに間
隔を置いて設けられた第１導電型と異なる第２導
電型のソース・ドレイン領域と、前記ソース・ド
レイン領域間の前記半導体基板に形成された第１
のチヤネル領域と第２のチヤネル領域及び第１の
チヤネル領域と第２のチヤネル領域の間に介在す
る第３のチヤネル領域と、前記第１のチヤネル領
域上に第１のゲート絶縁膜を介して設けられた選
択ゲート電極と、前記第２のチヤネル領域上に設
けられ且つ第２のチヤネル領域と第３のチヤネル
領域の境界上に略合わせられた先端部を有する浮
遊ゲート電極と、前記第３のチヤネル領域上の第
２のゲート絶縁膜とから少なくとも構成されてお
り、前記第２のゲート絶縁膜が前記選択ゲート電
極と前記浮遊ゲート電極との層間絶縁膜によつて
形成されるとともに、前記第３のチヤネル領域の
閾値電圧が前記第１及び第２のチヤネル領域の閾
値電圧より高く設定されることにより電荷は第３
のチヤネル領域と第２のチヤネル領域の境界部か
ら浮遊ゲート電極の先端部に注入されるとともに
前記第３のチヤネル領域閾値電圧が前記選択ゲー
ト電極の電位と前記浮遊ゲート電極との電位によ
り制御される不揮発性半導体メモリであつて、 前記第３のチヤネル領域内に前記半導体基板よ
り濃度の高い第１導電型の不純物領域を形成した
ことを特徴とする不揮発性半導体メモリ。 ２ 前記第１のチヤネル領域のほぼ全域に前記ソ
ース領域を形成したことを特徴とする特許請求の
範囲第１項記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812784A JPS60182776A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812784A JPS60182776A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182776A JPS60182776A (ja) | 1985-09-18 |
| JPH0462473B2 true JPH0462473B2 (ja) | 1992-10-06 |
Family
ID=12516787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3812784A Granted JPS60182776A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182776A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2529885B2 (ja) * | 1989-03-10 | 1996-09-04 | 工業技術院長 | 半導体メモリ及びその動作方法 |
| JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| JP5476665B2 (ja) * | 2007-04-02 | 2014-04-23 | 株式会社デンソー | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147280A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
| JPS58102563A (ja) * | 1981-12-15 | 1983-06-18 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ |
-
1984
- 1984-02-29 JP JP3812784A patent/JPS60182776A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147280A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
| JPS58102563A (ja) * | 1981-12-15 | 1983-06-18 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60182776A (ja) | 1985-09-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5969383A (en) | Split-gate memory device and method for accessing the same | |
| US4037242A (en) | Dual injector, floating gate MOS electrically alterable, non-volatile semiconductor memory device | |
| US6277689B1 (en) | Nonvolatile memory | |
| US4016588A (en) | Non-volatile semiconductor memory device | |
| JPS637031B2 (ja) | ||
| US4131983A (en) | Adjustment of avalanche voltage in DIFMOS memory devices by control of impurity doping | |
| GB2077492A (en) | Electrically alterable nonvolatile floating gate memory cell | |
| US6324099B1 (en) | 2-bit/cell type nonvolatile semiconductor memory | |
| US4257056A (en) | Electrically erasable read only memory | |
| US6894340B2 (en) | Non-volatile semiconductor memory cell utilizing poly-edge discharge | |
| US5327385A (en) | Method of erasure for a non-volatile semiconductor memory device | |
| US6580642B1 (en) | Method of erasing nonvolatile tunneling injector memory cell | |
| JPS649741B2 (ja) | ||
| KR100706071B1 (ko) | 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법 | |
| US5929478A (en) | Single level gate nonvolatile memory device and method for accessing the same | |
| KR100366599B1 (ko) | 플래시이피롬어레이에저저항피-웰을제공하는고에너지매몰층임플란트 | |
| US4462089A (en) | Nonvolatile semiconductor memory device | |
| JP4083835B2 (ja) | 不揮発性メモリ・セルおよびプログラミング方法 | |
| JPH07302849A (ja) | 電気的プログラマブルメモリセル及び製造方法 | |
| US5677876A (en) | Flash EEPROM with impurity diffused layer in channel area and process of production of same | |
| JPS6228518B2 (ja) | ||
| US6528845B1 (en) | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection | |
| JP2505286B2 (ja) | 不揮発性半導体記憶素子 | |
| JPH0462473B2 (ja) | ||
| US5508955A (en) | Electronically erasable-programmable memory cell having buried bit line |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |