JPS60182776A - 不揮発性半導体メモリ - Google Patents
不揮発性半導体メモリInfo
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- JPS60182776A JPS60182776A JP3812784A JP3812784A JPS60182776A JP S60182776 A JPS60182776 A JP S60182776A JP 3812784 A JP3812784 A JP 3812784A JP 3812784 A JP3812784 A JP 3812784A JP S60182776 A JPS60182776 A JP S60182776A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、Ｍ工Ｓ （Ｍｅｔａｌ工ｎｅｕｌａｔｏｒ
−８ｅｍｉ−ｃｏｎｄｕｃｔｏｒ）構造金有する低プ
ログラム電圧の浮遊ゲート型不揮発性半導体メモリに関
する。
−８ｅｍｉ−ｃｏｎｄｕｃｔｏｒ）構造金有する低プ
ログラム電圧の浮遊ゲート型不揮発性半導体メモリに関
する。
従来の低プログラム電圧の浮遊ゲート型不揮発性半導体
メモリについて、第１図から第３図を用いて説明する。
メモリについて、第１図から第３図を用いて説明する。
メモリの構造、読み出し原理、プログラムｊＪｊ１．理
の順に説明する。
の順に説明する。
第１図は、従来の低プログラム電圧の不揮発性半導体メ
モリの一実施例である。この構造のメモリは、我々が発
明したものでＰＡＭＯＯＥＩメモリと呼んでいる。Ｐ型
半導体基板１の表面にＮ型のソース領域２及びドレイン
領域３を形成する。ソース・ドレイン領域りのチャネル
領域は、第１のチャネル領域Ｌ１と第２のチャネル領域
Ｌ２とが直列に接続された構造になっている。第１のチ
ャネル領域Ｌ１の表面ポテンシャルは、選択ゲート絶縁
膜５を介して設けられた選択ケート電極７の電位によっ
て制御される。
モリの一実施例である。この構造のメモリは、我々が発
明したものでＰＡＭＯＯＥＩメモリと呼んでいる。Ｐ型
半導体基板１の表面にＮ型のソース領域２及びドレイン
領域３を形成する。ソース・ドレイン領域りのチャネル
領域は、第１のチャネル領域Ｌ１と第２のチャネル領域
Ｌ２とが直列に接続された構造になっている。第１のチ
ャネル領域Ｌ１の表面ポテンシャルは、選択ゲート絶縁
膜５を介して設けられた選択ケート電極７の電位によっ
て制御される。
一方、第２のチャネル領ｗＸ、Ｔ−＋ ２の表面ポテン
シャルはドレイン領域３の電位及び注入膜化膜４全の 介しで設けられた浮遊ゲート電極６ね電位とＫよって制
御される。浮遊ケート１ｒ、極６の電位は、浮遊ゲート
電極と強く容量結合している制御ゲート電極９の″電位
によって制御される。浮遊ケート電て 極６は全葵絶ｈｍでおおわれており、電子が注入（プロ
グラム状態）されるとマイナスに帯電する。
シャルはドレイン領域３の電位及び注入膜化膜４全の 介しで設けられた浮遊ゲート電極６ね電位とＫよって制
御される。浮遊ケート１ｒ、極６の電位は、浮遊ゲート
電極と強く容量結合している制御ゲート電極９の″電位
によって制御される。浮遊ケート電て 極６は全葵絶ｈｍでおおわれており、電子が注入（プロ
グラム状態）されるとマイナスに帯電する。
次に、読み出し原理について説明する。
第１図の如く、ソース・ドレイン領域間のチャネル領域
は、第１のチャネル領域Ｌ１と第２のチャネル領域Ｌ２
との直列接続から構成されている。
は、第１のチャネル領域Ｌ１と第２のチャネル領域Ｌ２
との直列接続から構成されている。
従って、両方のチャネル領域が反転している場合のみ、
ソース・ドレイン軸域間に電極が流れる。
ソース・ドレイン軸域間に電極が流れる。
即ち、このメモリのコンダクタンスは大きくなる。
浮遊ゲート電極６に遊子が注入（即ちプログラム）され
ると、第２のチャンネルＬｉＦｉ反転できなくなるため
に、このメモリのコンダクタンスは小さくなる。第２図
は、プログラム前とプログラム後の第１図に示したメモ
リセルの電流−電圧特性の例を示した図である。縦軸は
ソース・ドレイン領域間に流れるドレイン電流ＩＤ、横
軸は制御ゲート′？１！ｉ、極９の電位Ｖａａである。
ると、第２のチャンネルＬｉＦｉ反転できなくなるため
に、このメモリのコンダクタンスは小さくなる。第２図
は、プログラム前とプログラム後の第１図に示したメモ
リセルの電流−電圧特性の例を示した図である。縦軸は
ソース・ドレイン領域間に流れるドレイン電流ＩＤ、横
軸は制御ゲート′？１！ｉ、極９の電位Ｖａａである。
選択ゲート電極７の電位ＶＳＯは、第１のチャネル領域
ＴＪＸの閾値電圧より大きな電圧に印加されている。プ
ログラム後には、浮遊ゲート電極６に多数の電子が入っ
ているために第２のチャネルＬ２はプログラム前に比べ
反転しにくくなる。従って、第２図に示す如く商い制御
ゲート電圧ＶＯＧが印加されないとドレイン電流は流れ
ない。即ち、プログラム前に比ベチャネルコンダクタン
スが小さくなる。このプログラム前後のチャネルコンダ
クタンス全検出することによりメモリセルの情報傘読み
出すことができる。
ＴＪＸの閾値電圧より大きな電圧に印加されている。プ
ログラム後には、浮遊ゲート電極６に多数の電子が入っ
ているために第２のチャネルＬ２はプログラム前に比べ
反転しにくくなる。従って、第２図に示す如く商い制御
ゲート電圧ＶＯＧが印加されないとドレイン電流は流れ
ない。即ち、プログラム前に比ベチャネルコンダクタン
スが小さくなる。このプログラム前後のチャネルコンダ
クタンス全検出することによりメモリセルの情報傘読み
出すことができる。
６（にプログラム原理について説明する。
第１のチャネル領域Ｌ１が反転し、第２のチャネル領域
Ｌ２ も光分圧反転できるような電圧金、選択ケートｉ
１祢１７と制御ゲート電極１９に印加すると、チャネル
領域に沿った電子に対する平衡状態のポテンシャルは第
５図に示すような形になる。第６図は、第１図のメモリ
セルにおいてドレイン領域１３に４ｖ印力口された場合
の図である。
Ｌ２ も光分圧反転できるような電圧金、選択ケートｉ
１祢１７と制御ゲート電極１９に印加すると、チャネル
領域に沿った電子に対する平衡状態のポテンシャルは第
５図に示すような形になる。第６図は、第１図のメモリ
セルにおいてドレイン領域１３に４ｖ印力口された場合
の図である。
８３図に示す如く、第１のチャネル領域Ｌ！の表面電位
はソース領域２の電位とほぼ等しく、第２のチャネル領
域も２の表面電位はドレイン領域３の電位にほぼ等しく
なる。従って、チャネル領域Ｌ１ とチャネル領域Ｌ２
との接点に大きな電位差が形成される。ソース領域２よ
り流出した電子は、チャネル領域ＴＪＩ とＬ２の接点
を過ぎた直後において、平衡状態より大きなエネルギー
を持つた電子になる。この大きなエネルギーを持った電
子は、注入絶縁膜４の障壁會こえて浮遊ゲート電極６に
入ることができる。第３図に示した電位差か、大きく急
に形成さねたとき程多数の高エネルギー電子が生じ、そ
の結果、多数のｔ′子が浮遊ゲート電極１６に入る。即
ち、チャネルＬ１ とチャネルＬ２の曲に生ずる電位差
を大きく魚に形成することかできれば、短時間、低電圧
でプログラムができる。
はソース領域２の電位とほぼ等しく、第２のチャネル領
域も２の表面電位はドレイン領域３の電位にほぼ等しく
なる。従って、チャネル領域Ｌ１ とチャネル領域Ｌ２
との接点に大きな電位差が形成される。ソース領域２よ
り流出した電子は、チャネル領域ＴＪＩ とＬ２の接点
を過ぎた直後において、平衡状態より大きなエネルギー
を持つた電子になる。この大きなエネルギーを持った電
子は、注入絶縁膜４の障壁會こえて浮遊ゲート電極６に
入ることができる。第３図に示した電位差か、大きく急
に形成さねたとき程多数の高エネルギー電子が生じ、そ
の結果、多数のｔ′子が浮遊ゲート電極１６に入る。即
ち、チャネルＬ１ とチャネルＬ２の曲に生ずる電位差
を大きく魚に形成することかできれば、短時間、低電圧
でプログラムができる。
以上説明したような従来の＼ＡＣＭＯＳメモリの場合、
プログラム時にドレイン電流を流すと、チャネル領域Ｌ
ｌ内に電圧ドロップが生じ、結果として第３図破線のよ
うなポテンシャル分布になってしまう。即ち、を子の加
速鎖板が広がってしまうために、容易に浮遊ケート電極
６に電子は入ることかできなかった。従って、短時間、
低電圧でプログラムすることは難しく、晶呆槓化も困難
になっていた。
プログラム時にドレイン電流を流すと、チャネル領域Ｌ
ｌ内に電圧ドロップが生じ、結果として第３図破線のよ
うなポテンシャル分布になってしまう。即ち、を子の加
速鎖板が広がってしまうために、容易に浮遊ケート電極
６に電子は入ることかできなかった。従って、短時間、
低電圧でプログラムすることは難しく、晶呆槓化も困難
になっていた。
本発明の不揮発性半導体メモリは、従来のＰＡ−ＣＭＱ
Ｓメモリの欠点を克服したものであり、短時間プログラ
ム、低電圧プログラム全可能にするＰＡＯＭＯＳメモリ
全提供する。
Ｓメモリの欠点を克服したものであり、短時間プログラ
ム、低電圧プログラム全可能にするＰＡＯＭＯＳメモリ
全提供する。
不発明の不−１’ｊｔｉ ％性半導体メモ’Ｊ（ＰＡａ
Ｍｏｓメモｌｆ：第４図から第８図を用いて説明する。
Ｍｏｓメモｌｆ：第４図から第８図を用いて説明する。
本発明の第１の実施例の不揮発性半導体メモリの断面図
を第４図に示す入。Ｎ型Ｔ’ＡＣＭＯＳメモリの場合に
ついて説明する。Ｐ型半導体載板１１０表面に間隔を置
いてＮ 型のソース領域に、ドレイン領域１３が形成さ
れており、ノース・ドレイン領域間に第１のチャネル領
域Ｌｌ、第３のチャネル領域Ｌ３、第２のチャネル領域
Ｌ２が直列に形成きれている。第１のチャネル領域Ｌ１
の表面電位は、選択ゲート絶縁１換１５金介して選択ゲ
ート電極１７の電位によって制御される。第２のチャネ
ル領域Ｌ２の表面電位はドレイン領域１５と注入絶縁膜
１４を介した浮遊ケート電極１６の電位によって制御さ
れる。第３のチャネル領域Ｌ３の表面電位は、選択ゲー
ト電極１７と浮遊ゲート電極１６の電位により制御され
る。構造的には、絶縁膜２０を介して選択ゲート電極１
７が存在しなくても、選択ゲート電極１７と浮遊ゲート
電極１６からの電界のまわりこみにより第６のチャネル
領域の表面電位が変化する。絶縁膜２０は、選択ゲート
’９＄１７と浮遊ゲート電極１６との層間絶縁１摸で形
成されるものであるから、第６のチャネルＬ３のチャネ
ル長は１μｍより光′分に短いチャネル長に制御される
。浮遊ゲート電極１６の電位は絶縁膜１８を介して制御
ゲート電極１９０′亀位により制御される。
を第４図に示す入。Ｎ型Ｔ’ＡＣＭＯＳメモリの場合に
ついて説明する。Ｐ型半導体載板１１０表面に間隔を置
いてＮ 型のソース領域に、ドレイン領域１３が形成さ
れており、ノース・ドレイン領域間に第１のチャネル領
域Ｌｌ、第３のチャネル領域Ｌ３、第２のチャネル領域
Ｌ２が直列に形成きれている。第１のチャネル領域Ｌ１
の表面電位は、選択ゲート絶縁１換１５金介して選択ゲ
ート電極１７の電位によって制御される。第２のチャネ
ル領域Ｌ２の表面電位はドレイン領域１５と注入絶縁膜
１４を介した浮遊ケート電極１６の電位によって制御さ
れる。第３のチャネル領域Ｌ３の表面電位は、選択ゲー
ト電極１７と浮遊ゲート電極１６の電位により制御され
る。構造的には、絶縁膜２０を介して選択ゲート電極１
７が存在しなくても、選択ゲート電極１７と浮遊ゲート
電極１６からの電界のまわりこみにより第６のチャネル
領域の表面電位が変化する。絶縁膜２０は、選択ゲート
’９＄１７と浮遊ゲート電極１６との層間絶縁１摸で形
成されるものであるから、第６のチャネルＬ３のチャネ
ル長は１μｍより光′分に短いチャネル長に制御される
。浮遊ゲート電極１６の電位は絶縁膜１８を介して制御
ゲート電極１９０′亀位により制御される。
本発明の第１の実施例の不揮発性半導体メモリの読み出
し原理、プログラム市、理について説明する。
し原理、プログラム市、理について説明する。
第４図の如く、厚いゲート絶縁膜２０をゲート絶縁膜と
する第３のチャネル領域Ｌａ ｋ約１０００Ｘ形成する
と、第３のチャネル領域Ｌ３の閾値電圧が他のチャネル
領域Ｌ１ ｔ ＩＩ２の閾値電圧より高くなる。即ち、
ソース・ドレイン領域間に流れるドレイン′亀流は、第
５のチャネル領域Ｌ３が少なくとも反転することにより
流れることができる。
する第３のチャネル領域Ｌａ ｋ約１０００Ｘ形成する
と、第３のチャネル領域Ｌ３の閾値電圧が他のチャネル
領域Ｌ１ ｔ ＩＩ２の閾値電圧より高くなる。即ち、
ソース・ドレイン領域間に流れるドレイン′亀流は、第
５のチャネル領域Ｌ３が少なくとも反転することにより
流れることができる。
第６のチャネル領域Ｌ３の表面電位は常に第１のチャネ
ル領域Ｌｌの表面電位より尚い。チャネルＬ３ とＬｌ
との表面電位差をΔφＳ と記述すると、ΔφＳは次式
のようなパラメーターの関数である。
ル領域Ｌｌの表面電位より尚い。チャネルＬ３ とＬｌ
との表面電位差をΔφＳ と記述すると、ΔφＳは次式
のようなパラメーターの関数である。
Δφ５＝ｆ１ （ｖｓｏ、Ｖｙ） −−−（１）ここで
、Ｖ２Ｏは選択ゲート電極１７の電圧、ＶＦは浮遊ゲー
ト電極１６の電圧である。
、Ｖ２Ｏは選択ゲート電極１７の電圧、ＶＦは浮遊ゲー
ト電極１６の電圧である。
上記のΔφＳ ｆゼロに近づけることによりドレイン電
流が流れる。従って、チャネル領域Ｌ３の閾値電圧か他
のチャネル領域Ｌ１ ＋ ＩＩ２の１＋ｉｙＪ埴電圧よ
り冒いこと力）ら、チャネル領域Ｌｌ ＋ ’Ｌ２が反
転している状態で幻１、ドレイン電流よりは△φ８のみ
によって制御される。
流が流れる。従って、チャネル領域Ｌ３の閾値電圧か他
のチャネル領域Ｌ１ ＋ ＩＩ２の１＋ｉｙＪ埴電圧よ
り冒いこと力）ら、チャネル領域Ｌｌ ＋ ’Ｌ２が反
転している状態で幻１、ドレイン電流よりは△φ８のみ
によって制御される。
ＩＤ＝ｆ２（Δφ５）−−−（２）
但し、ｖ ｓａ ＞ ＶＴＬ、 、ＶＦ ＞ ＶＴＬ２
ここで、ＶＴＬｌはチャネル領域Ｌｌの閾値電圧、ＶＴ
Ｌ２はチャネル領域Ｌ２の閾値電圧である。
ここで、ＶＴＬｌはチャネル領域Ｌｌの閾値電圧、ＶＴ
Ｌ２はチャネル領域Ｌ２の閾値電圧である。
（１） 、 （２１式より、浮遊ゲー゛ト電極１６に電
子が入り（プログラム状態）、浮遊ゲート電極１６の電
位ＶＦが負に帯電するとドレイン電流は流れにくくなる
。従って、メモリセＡ・のコンダクタンス全検出するこ
とにより情＠全読み出すことができる。
子が入り（プログラム状態）、浮遊ゲート電極１６の電
位ＶＦが負に帯電するとドレイン電流は流れにくくなる
。従って、メモリセＡ・のコンダクタンス全検出するこ
とにより情＠全読み出すことができる。
次にプログラム原理について説明する。
チャネル領域り、、’Ｌ２が反転するような電圧を顆択
ゲート電極１゛７を制御ゲート電極１９に印加する。
ゲート電極１゛７を制御ゲート電極１９に印加する。
第５図は、第４図に示したメモリセルにおいて、ドレイ
ン領Ｑ１３ＫＡＶ印加した場合の表面電位を示した図で
ある。第１のチャネル領域ＴＪ、はソース領域１２の電
位に、第２のチャネル領域Ｌ２はドレイン領域１３の電
位（／（−はぼ近くなる。第３のチャネル領域Ｌ３の表
面電位は、第１のチャネル領域ＴＪ１の表面電位よりΔ
φＳ冒＜なっている。
ン領Ｑ１３ＫＡＶ印加した場合の表面電位を示した図で
ある。第１のチャネル領域ＴＪ、はソース領域１２の電
位に、第２のチャネル領域Ｌ２はドレイン領域１３の電
位（／（−はぼ近くなる。第３のチャネル領域Ｌ３の表
面電位は、第１のチャネル領域ＴＪ１の表面電位よりΔ
φＳ冒＜なっている。
従って、第３のチャネル領域Ｌ３と恰÷÷チそ十大慣−
域十丁そ第２のチャネル領域Ｌ２ との間に大きな電位
差が形成され、この電位差によりソース領域１２からの
電子は加速され浮遊ゲート電極１６に入る。ＶＦ３Ｇ
及びＶＷが低い電圧の場合は、第５図の実線のようにΔ
φＳが大きく、ソース・ドレイン領域間に電流が流れな
い。即ち、プログラムすることができない。しかし、ｖ
Ｓａ ６るいは、ＶＦに高い電圧を印力口することによ
り、第５図の破線のようにΔφＳ 會示さくし、ソース
・ドレイン領域間に電流全流しプログラムすることがで
きる。ソース領域１２から流出した電子は、チャネル領
域Ｌ３の電位の山をこえ加速領域に入るので、注入領域
（浮遊ゲート電極１６の下のチャネル領域Ｌ３の′市１
子が注入される場所）以前での電圧ドロップがない。従
って、注入領域に多数の高エネルギー？持った電子が発
生し、効率良く浮遊ゲート電極１６に入る。即ち、本発
明のＰＡＯＭＯＳメモリの場合、高速プログラム、低電
圧プロゲラ第５のチャネル領域Ｌ３のチャネル長が選択
ケートｖＬ極１７と浮遊ゲート電極１６との間の絶縁映
の厚さで制御できるため、プロセスの女尾性も高い。
域十丁そ第２のチャネル領域Ｌ２ との間に大きな電位
差が形成され、この電位差によりソース領域１２からの
電子は加速され浮遊ゲート電極１６に入る。ＶＦ３Ｇ
及びＶＷが低い電圧の場合は、第５図の実線のようにΔ
φＳが大きく、ソース・ドレイン領域間に電流が流れな
い。即ち、プログラムすることができない。しかし、ｖ
Ｓａ ６るいは、ＶＦに高い電圧を印力口することによ
り、第５図の破線のようにΔφＳ 會示さくし、ソース
・ドレイン領域間に電流全流しプログラムすることがで
きる。ソース領域１２から流出した電子は、チャネル領
域Ｌ３の電位の山をこえ加速領域に入るので、注入領域
（浮遊ゲート電極１６の下のチャネル領域Ｌ３の′市１
子が注入される場所）以前での電圧ドロップがない。従
って、注入領域に多数の高エネルギー？持った電子が発
生し、効率良く浮遊ゲート電極１６に入る。即ち、本発
明のＰＡＯＭＯＳメモリの場合、高速プログラム、低電
圧プロゲラ第５のチャネル領域Ｌ３のチャネル長が選択
ケートｖＬ極１７と浮遊ゲート電極１６との間の絶縁映
の厚さで制御できるため、プロセスの女尾性も高い。
第６図は、不発明の第２の実施例の不揮発性半導体メモ
リの断面図であり、第１の実施例の不揮発性半導体メモ
リヲ改良したものである。ＲＩＪち、第６のチャネル領
域Ｌ３内にＰ型の高不純物濃度領域全形成したものであ
る。第６のチャネル領域Ｌ３内にＰ型の冒不純物濃度領
域を形成することにより、第６のチャネル領域の閾値１
％めたものである。第６のチャネル領域Ｌ３のチャネル
長が１ｏｏｏＸ以下になっても、Ｐヤネル領域Ｌ３の閾
値電圧は、他のチャネル領域の閾値電圧よりも高くなり
、本発明のＰＡＯＭＯＳメモリが実現しやすくなる。
リの断面図であり、第１の実施例の不揮発性半導体メモ
リヲ改良したものである。ＲＩＪち、第６のチャネル領
域Ｌ３内にＰ型の高不純物濃度領域全形成したものであ
る。第６のチャネル領域Ｌ３内にＰ型の冒不純物濃度領
域を形成することにより、第６のチャネル領域の閾値１
％めたものである。第６のチャネル領域Ｌ３のチャネル
長が１ｏｏｏＸ以下になっても、Ｐヤネル領域Ｌ３の閾
値電圧は、他のチャネル領域の閾値電圧よりも高くなり
、本発明のＰＡＯＭＯＳメモリが実現しやすくなる。
第７図は、本発明の第６の実施例の不揮発性半導体メモ
リの断面図である。第６の実施例は、第２の実施例をさ
らに改良したものである。即ち、本発明によれば、メモ
リセルの動作は第６のチャネル領域の次面電位によって
支配されている。そこで、第１のチャネル領域Ｌ１を削
泳した描造が、本発明第６の実施例でおる。第７図に一
ボす如く、ソース領域４２に嶺してチャネル領域Ｌ３が
形成されている。第７図の実施例の場合のプログラム時
の表面ポテンシャル分布全第８図に示す。メモリセルの
コンダクタンスは、チャネル５３０表面ポテンシャルに
支配されている。従って、チャネルＬ３とＬｚの与でも
動作可能である。また、選択ゲート電極が、チャネルＬ
３上になくても、浮遊ゲート電極４６の電位金部くする
ことによってチャネルＬ３の表面ポテシャルは第８図破
線の如くなりプログラム可能になる。
リの断面図である。第６の実施例は、第２の実施例をさ
らに改良したものである。即ち、本発明によれば、メモ
リセルの動作は第６のチャネル領域の次面電位によって
支配されている。そこで、第１のチャネル領域Ｌ１を削
泳した描造が、本発明第６の実施例でおる。第７図に一
ボす如く、ソース領域４２に嶺してチャネル領域Ｌ３が
形成されている。第７図の実施例の場合のプログラム時
の表面ポテンシャル分布全第８図に示す。メモリセルの
コンダクタンスは、チャネル５３０表面ポテンシャルに
支配されている。従って、チャネルＬ３とＬｚの与でも
動作可能である。また、選択ゲート電極が、チャネルＬ
３上になくても、浮遊ゲート電極４６の電位金部くする
ことによってチャネルＬ３の表面ポテシャルは第８図破
線の如くなりプログラム可能になる。
第７図の場合、制御ゲート電極はドレイン領域４６が兼
ねた機造になっている。
ねた機造になっている。
以上説明したように、本発明によるＰＡＣＭＯＳイ土
メモリによれば、メモリの動物領域が酸化膜厚のチャネ
ル長址で短かくでき、さらＶこ、効率良く電子全浮遊ケ
ー）％ｆＡへ注入することかできるために、高集積で低
を土中υ作の不揮発性メモリが実現できる。
ル長址で短かくでき、さらＶこ、効率良く電子全浮遊ケ
ー）％ｆＡへ注入することかできるために、高集積で低
を土中υ作の不揮発性メモリが実現できる。
第１図は従来のＰＡＯＭＯＳメモリの断面図であり、第
２図は第１図のＰＡＯＭＣＩＳメモリの電流、電圧特性
図でおる。第３図は第１図のＰＡ−ＣＭＯＳメモリのプ
ログラム時の表面ポテンシャル図である。 第４図は、不発明の不揮発性半導体メモリの第１の実施
例の断面図であり、〆５図は第４図のメモリのプログラ
ム時の表面ポテンシャル図である。 第６．第７図は、本発明の不ｖ１１発性メモリ第２と第
３の実施例の断面図であり、第８図は第７図のメモリの
プログラム時の表面ポテンシャル図である。 １．１１，２１．４１・・・・・・Ｐ型牛導体基板２．
１２，２２．４２・・・・・・ソース領域５．１３，３
３．４３・・・・・・ドレイン領域６、１６，２６．４
６・・・・・・浮遊ケート電極７．１７，２７．４７・
・・・・・選択ゲート電極９．１９．２９・・・・・・
・・・・・・・・・制御ゲート電極３ｊ、５１・・・・
・・・・・・・・・・・・・・・・・Ｐ型尚不珂物設涙
領以 上 代理人 最 上 務 第３図 ←２ ＬＩ Ｌｚ−−←３−伽 第４図 く−７ｚ Ｌｌ→−Ｌｒ÷−−Ｌ２−シ←１３−第７図 ′ＰｊＢ図 ４−＋４Ｌ３ ４２ Ｌｚ ４３
２図は第１図のＰＡＯＭＣＩＳメモリの電流、電圧特性
図でおる。第３図は第１図のＰＡ−ＣＭＯＳメモリのプ
ログラム時の表面ポテンシャル図である。 第４図は、不発明の不揮発性半導体メモリの第１の実施
例の断面図であり、〆５図は第４図のメモリのプログラ
ム時の表面ポテンシャル図である。 第６．第７図は、本発明の不ｖ１１発性メモリ第２と第
３の実施例の断面図であり、第８図は第７図のメモリの
プログラム時の表面ポテンシャル図である。 １．１１，２１．４１・・・・・・Ｐ型牛導体基板２．
１２，２２．４２・・・・・・ソース領域５．１３，３
３．４３・・・・・・ドレイン領域６、１６，２６．４
６・・・・・・浮遊ケート電極７．１７，２７．４７・
・・・・・選択ゲート電極９．１９．２９・・・・・・
・・・・・・・・・制御ゲート電極３ｊ、５１・・・・
・・・・・・・・・・・・・・・・・Ｐ型尚不珂物設涙
領以 上 代理人 最 上 務 第３図 ←２ ＬＩ Ｌｚ−−←３−伽 第４図 く−７ｚ Ｌｌ→−Ｌｒ÷−−Ｌ２−シ←１３−第７図 ′ＰｊＢ図 ４−＋４Ｌ３ ４２ Ｌｚ ４３
Claims (3)
- （１）第１導電型の半導体基板表面部分に互いに間隔を
置いて設けられた第１導電型と異なる第２導電型のソー
ス・ドレイン領域と、前記ソース・ドレイン領域間の前
記半導体基板に形成された第１のチャネル領域と第２の
チャネル領域及び第３のチャネル領域と、前記第１のチ
ャネル領域上に第１のゲート絶縁膜全弁して設けられた
選択ケート電極と、前記第２のチャネル領域上に設けら
れおり、前記第２のケート絶縁映が前記選択ゲート電極
と前記浮遊ゲート電極との層間絶縁膜によって形成され
るとともに、前り己第６のチャネル領域の閾値電圧が前
記第１及び第２のチャネル領域の閾値電圧より筒く設定
されることにより前記第２のチャネル領域閾値電圧が前
記選択ゲート電極の電位と前記浮遊ゲート電極との電位
により制御されることを特徴とする不揮発性半導体メモ
リ。 - （２） 前記第６のチャネル領域内に前記半導体基板よ
り濃度の筒い第１導電型の不純物領域全形成したことを
特徴とする特許請求の範囲第１項記載の不揮発性半導体
メモリ。 - （３） 前記第１のチャネル領域のほぼ全域に前記ソー
ス領域を形成したこと全特徴とする特許請求の範囲第１
項または第２項記載の不揮発性半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812784A JPS60182776A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3812784A JPS60182776A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60182776A true JPS60182776A (ja) | 1985-09-18 |
| JPH0462473B2 JPH0462473B2 (ja) | 1992-10-06 |
Family
ID=12516787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3812784A Granted JPS60182776A (ja) | 1984-02-29 | 1984-02-29 | 不揮発性半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60182776A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02237164A (ja) * | 1989-03-10 | 1990-09-19 | Agency Of Ind Science & Technol | 半導体メモリ及びその動作方法 |
| JPH0362574A (ja) * | 1989-07-31 | 1991-03-18 | Toshiba Corp | 不揮発性半導体記憶装置およびその動作方法 |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JP2008277747A (ja) * | 2007-04-02 | 2008-11-13 | Denso Corp | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147280A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
| JPS58102563A (ja) * | 1981-12-15 | 1983-06-18 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ |
-
1984
- 1984-02-29 JP JP3812784A patent/JPS60182776A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51147280A (en) * | 1975-06-13 | 1976-12-17 | Hitachi Ltd | Semiconductor device |
| JPS58102563A (ja) * | 1981-12-15 | 1983-06-18 | Agency Of Ind Science & Technol | 不揮発性半導体メモリ |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| JPH02237164A (ja) * | 1989-03-10 | 1990-09-19 | Agency Of Ind Science & Technol | 半導体メモリ及びその動作方法 |
| JPH0362574A (ja) * | 1989-07-31 | 1991-03-18 | Toshiba Corp | 不揮発性半導体記憶装置およびその動作方法 |
| JP2008277747A (ja) * | 2007-04-02 | 2008-11-13 | Denso Corp | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0462473B2 (ja) | 1992-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |