JPH0362574A - 不揮発性半導体記憶装置およびその動作方法 - Google Patents
不揮発性半導体記憶装置およびその動作方法Info
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- JPH0362574A JPH0362574A JP1196836A JP19683689A JPH0362574A JP H0362574 A JPH0362574 A JP H0362574A JP 1196836 A JP1196836 A JP 1196836A JP 19683689 A JP19683689 A JP 19683689A JP H0362574 A JPH0362574 A JP H0362574A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は不揮発性半導体記憶装置に係わり、特に電気
的に記憶情報の消去が可能であるＥ２ ＦＲＯＭおよび
その動作方法に関する。
的に記憶情報の消去が可能であるＥ２ ＦＲＯＭおよび
その動作方法に関する。
（従来の技術）
不揮発性半導体記憶装置のひとつとして、Ｅ２ ＦＲＯ
Ｍが良く知られている。Ｅ２ＦＲＯＭは、電気的に記憶
情報の書き込み、および読み出しができ、最大の特徴と
して、電気的に記憶情報の消去ができる点がある。
Ｍが良く知られている。Ｅ２ＦＲＯＭは、電気的に記憶
情報の書き込み、および読み出しができ、最大の特徴と
して、電気的に記憶情報の消去ができる点がある。
この最大の特徴である電気的な記憶情報の／ｒ′ｌ去の
方法は、Ｅ２ ＰＲＯＭ内部のメモリセル内に／７７Ｅ
する浮遊ゲート電極中に蓄積されている荷電キャリアを
、薄い絶縁膜が持つトンネル現象（このトンネル現象は
、特にＦｏｗｌｅｒ Ｎｏｒｄｈｅｌｍ トンネル現象
として知られている）を利用して外部に引き抜く。従来
の消去方法によれば、半導体基板中に形成されているソ
ースまたはドレイン拡散層に高電位を印加して浮遊ゲー
ト電極に対し、高い電界を与える。この結果、浮遊ゲー
ト電極中に蓄積されている荷電キャリア（この場合は電
子）が、ゲート絶縁膜を通してソースまたはドレイン拡
散層に引き抜かれる。しかしながら、基板に形成されて
いるソースまたはドレイン拡散層に荷電キャリアを引き
抜くために、ゲート絶縁膜と、ソースまたはドレイン拡
散層との界面にて電子−正孔対が発生し、消去時に過大
なソースまたはドレイン電流が流れてしまうという問題
があった。
方法は、Ｅ２ ＰＲＯＭ内部のメモリセル内に／７７Ｅ
する浮遊ゲート電極中に蓄積されている荷電キャリアを
、薄い絶縁膜が持つトンネル現象（このトンネル現象は
、特にＦｏｗｌｅｒ Ｎｏｒｄｈｅｌｍ トンネル現象
として知られている）を利用して外部に引き抜く。従来
の消去方法によれば、半導体基板中に形成されているソ
ースまたはドレイン拡散層に高電位を印加して浮遊ゲー
ト電極に対し、高い電界を与える。この結果、浮遊ゲー
ト電極中に蓄積されている荷電キャリア（この場合は電
子）が、ゲート絶縁膜を通してソースまたはドレイン拡
散層に引き抜かれる。しかしながら、基板に形成されて
いるソースまたはドレイン拡散層に荷電キャリアを引き
抜くために、ゲート絶縁膜と、ソースまたはドレイン拡
散層との界面にて電子−正孔対が発生し、消去時に過大
なソースまたはドレイン電流が流れてしまうという問題
があった。
以下、半導体基板をｐ型とし、ドレインおよびソース拡
散層をｎ型拡散層としたＥ２ ＰＲＯＭメモリセルをモ
デルに用いて、従来の記憶情報の消去時に流れる過大な
電流の問題について、図面を参照して説明する。
散層をｎ型拡散層としたＥ２ ＰＲＯＭメモリセルをモ
デルに用いて、従来の記憶情報の消去時に流れる過大な
電流の問題について、図面を参照して説明する。
過大電流の説明に先立ち、第７図に図示されているＥ２
ＰＲＯＭメモリセルの構造について述べておく。ｐ型
半導体基板内７０１内には、ｎ型ドレイン拡散層７０２
、およびｎ型ソース拡散層７０３が形成されている。こ
れらのｎ型拡散層７０２と、７０３との相互間に形成さ
れるチャネル領域上には、第１ゲート絶縁膜７０４を介
して、一部がドレイン領域７０２上に延在している浮遊
ゲート電極７０５が形成されている。浮遊ゲート電極上
には層間絶縁膜７０６を介して、制御ゲート電極７０７
が形成されている。また、これらによって構成された積
層体の側壁には側部絶縁膜７０８が形成され、これと一
体化されている第２ゲート絶縁膜７０９が上記チャネル
領域上に形成されている。これらの第２ゲート絶縁膜７
０９、側部絶縁膜７０８上には、選択ゲート電極７１０
が形成されている。
ＰＲＯＭメモリセルの構造について述べておく。ｐ型
半導体基板内７０１内には、ｎ型ドレイン拡散層７０２
、およびｎ型ソース拡散層７０３が形成されている。こ
れらのｎ型拡散層７０２と、７０３との相互間に形成さ
れるチャネル領域上には、第１ゲート絶縁膜７０４を介
して、一部がドレイン領域７０２上に延在している浮遊
ゲート電極７０５が形成されている。浮遊ゲート電極上
には層間絶縁膜７０６を介して、制御ゲート電極７０７
が形成されている。また、これらによって構成された積
層体の側壁には側部絶縁膜７０８が形成され、これと一
体化されている第２ゲート絶縁膜７０９が上記チャネル
領域上に形成されている。これらの第２ゲート絶縁膜７
０９、側部絶縁膜７０８上には、選択ゲート電極７１０
が形成されている。
第７図は、上記構造を持つＥ２ ＰＲＯＭメモリセルに
、消去時の電圧が印加された状態を示している。すなわ
ち、ｎ型ドレイン拡散層７０２に対して、高い電圧が印
加された状態となっている。
、消去時の電圧が印加された状態を示している。すなわ
ち、ｎ型ドレイン拡散層７０２に対して、高い電圧が印
加された状態となっている。
（図中の７１１は空乏層である）。この結果、浮遊ゲー
ト電極７０５中に蓄積されている電子（荷電キャリア）
７１２は、第１ゲート絶縁膜７０４を通して、基板７０
１内に形成されたｎ型ドレイン拡散層７０２に引き抜か
れる。この時、第１ゲート絶縁膜７０４と、ｎ型ドレイ
ン拡散層７０２との界面にて電子−正孔対が発生し、ド
レイン電流の増加を招いている。すなわち過大なドレイ
ン電流を引き起こしている。
ト電極７０５中に蓄積されている電子（荷電キャリア）
７１２は、第１ゲート絶縁膜７０４を通して、基板７０
１内に形成されたｎ型ドレイン拡散層７０２に引き抜か
れる。この時、第１ゲート絶縁膜７０４と、ｎ型ドレイ
ン拡散層７０２との界面にて電子−正孔対が発生し、ド
レイン電流の増加を招いている。すなわち過大なドレイ
ン電流を引き起こしている。
この電子−正孔対の発生を、第８図に示すエネルギーバ
ンド図を参照して、より詳細に説明する。
ンド図を参照して、より詳細に説明する。
図中に示す８０１の領域は、第７図に示す浮遊ゲート電
極７０５に対応する領域で、８０２は、第７図に示す第
１ゲート絶縁膜７０４に対応する領域で、８０３は、第
７図に示すｎ型ドレイン拡散層７０２に対応する領域で
ある。また、図中の８０４は、半導体（例えばシリコン
）の伝導帯を表し、８０５は価電子帯を表している。第
８図は、ｎ型ドレイン拡散層７０２、すなわち図中の８
０３の領域に高電圧が印加されている状態を示している
。ｎ型ドレイン拡散層７０２に高い電圧が印加されると
、図中の８０３の領域に存在するバンドは曲げられ、特
に第１ゲート絶縁膜７０４（例えば酸化シリコン）近傍
に位置する禁止シ；ン８０６の幅が狭くなる。禁止帯８
０６の幅が狭くなると、価電子ｊ、Ｗ ８０５に存在す
る電子７１５が伝導帯８０４へとトンネルで移動する、
いわゆるバンド間トンネリングが発生する。そして価電
子帯８０５には正孔７１４が残る。上記電子７１５は、
ｎ型ドレイン領域７０２、すなわち高電位電源に対して
流れ、正孔７１４は、基［７０１、すなわち接地等の低
電位電源に対して流れてドレイン電流の増加を引き起こ
している。
極７０５に対応する領域で、８０２は、第７図に示す第
１ゲート絶縁膜７０４に対応する領域で、８０３は、第
７図に示すｎ型ドレイン拡散層７０２に対応する領域で
ある。また、図中の８０４は、半導体（例えばシリコン
）の伝導帯を表し、８０５は価電子帯を表している。第
８図は、ｎ型ドレイン拡散層７０２、すなわち図中の８
０３の領域に高電圧が印加されている状態を示している
。ｎ型ドレイン拡散層７０２に高い電圧が印加されると
、図中の８０３の領域に存在するバンドは曲げられ、特
に第１ゲート絶縁膜７０４（例えば酸化シリコン）近傍
に位置する禁止シ；ン８０６の幅が狭くなる。禁止帯８
０６の幅が狭くなると、価電子ｊ、Ｗ ８０５に存在す
る電子７１５が伝導帯８０４へとトンネルで移動する、
いわゆるバンド間トンネリングが発生する。そして価電
子帯８０５には正孔７１４が残る。上記電子７１５は、
ｎ型ドレイン領域７０２、すなわち高電位電源に対して
流れ、正孔７１４は、基［７０１、すなわち接地等の低
電位電源に対して流れてドレイン電流の増加を引き起こ
している。
つまり、浮遊ゲート７０５中に蓄積されている荷電キャ
リアを、低電位電源に接続されている基板７０１内に形
成されている拡散層（例えばｎ型ドレイン拡散層７０２
）に高電位を印加して、これに対して引き抜くという、
従来の消去方〆去であると、上記バンド間トンネリング
による過大電流発生の問題は避けられなものとなる。こ
のように、消去時に過大電流が発生すると、例えばチャ
ージポンピング法のような内部昇圧手段では電位の供給
が間に合わず、電圧の降下を招いて、消去時間の遅延、
あるいは荷電キャリアの引き抜き不足等の問題が発生す
る。すなわち、従来のＥ２ ＦＲＯＭでは、内部昇圧に
よる消去動作が因難なものとなっている。
リアを、低電位電源に接続されている基板７０１内に形
成されている拡散層（例えばｎ型ドレイン拡散層７０２
）に高電位を印加して、これに対して引き抜くという、
従来の消去方〆去であると、上記バンド間トンネリング
による過大電流発生の問題は避けられなものとなる。こ
のように、消去時に過大電流が発生すると、例えばチャ
ージポンピング法のような内部昇圧手段では電位の供給
が間に合わず、電圧の降下を招いて、消去時間の遅延、
あるいは荷電キャリアの引き抜き不足等の問題が発生す
る。すなわち、従来のＥ２ ＦＲＯＭでは、内部昇圧に
よる消去動作が因難なものとなっている。
（発明が解決しようとする課題）
この発明は上記のような点に鑑みて為されたもので、消
去時に過大な電流が流れることなく記憶情報の消去が可
能となる不揮発性半導体記憶装置およびその動作方法を
提供することを目的とする。
去時に過大な電流が流れることなく記憶情報の消去が可
能となる不揮発性半導体記憶装置およびその動作方法を
提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明による不揮発性半導体記憶装置の動作方法によ
れば、特定のメモリセルを指定する機能を持つ選択ゲー
トと、荷電キャリアを蓄積することにより情報を記憶す
る機能を持つ浮遊ゲートとを少なくとも有する不揮発性
半導体記憶装置の動作方法において、 記憶情報の消去時、上記選択ゲートに浮遊ゲートに対し
て高電位を印加することにより、上記浮遊ゲート中から
、これに蓄積されている荷電キャリアを選択ゲートに向
けて引き抜き、記憶情報の消去を行なうことを特徴とす
る。
れば、特定のメモリセルを指定する機能を持つ選択ゲー
トと、荷電キャリアを蓄積することにより情報を記憶す
る機能を持つ浮遊ゲートとを少なくとも有する不揮発性
半導体記憶装置の動作方法において、 記憶情報の消去時、上記選択ゲートに浮遊ゲートに対し
て高電位を印加することにより、上記浮遊ゲート中から
、これに蓄積されている荷電キャリアを選択ゲートに向
けて引き抜き、記憶情報の消去を行なうことを特徴とす
る。
この発明による第１の不揮発性半導体記憶装置によれば
、第１導電型の半導体基板内に形成された第１、第２の
第２導電型拡散層と、これらの＋１１互間に存在するチ
ャネル領域上に第１の絶縁膜を介して形成された浮遊ゲ
ート電極と、このｌ￥遊ゲート電極上にさらに第２の絶
縁膜を介して形成された制御ゲート電極と、これらによ
って構成される積層体の側部に第３の絶縁膜を介して形
成された選択ゲート電極とを備えた不揮発性半導体記憶
装置において、 記憶情報の書き込み時、上記制御ゲート電極、選択ゲー
ト電極、および第１の第２導電型拡散層に同一極性の電
位をそれぞれ印加し、上記厚遊ゲ−ト電極中に荷電キャ
リアを注入する手段と、記憶情報の読み出し時、上記選
択ゲート電極に書き込み時よりも高い電位を、制御ゲー
ト電極、および第１の第２導電型拡散層に書き込み時よ
りも低い電位をそれぞれ印加し、上記浮遊ゲート下のチ
ャネル形成の有無を調べることにより、記憶情報を表す
浮遊ゲートの帯電状態を調べる手段と、記憶情報の消去
時、上記選択ゲート電極に書き込み時よりも高い電位を
印加し、上記浮遊ゲート中の荷電キャリアを選択ゲート
に向けて引き抜く手段とを具備することを特徴とする。
、第１導電型の半導体基板内に形成された第１、第２の
第２導電型拡散層と、これらの＋１１互間に存在するチ
ャネル領域上に第１の絶縁膜を介して形成された浮遊ゲ
ート電極と、このｌ￥遊ゲート電極上にさらに第２の絶
縁膜を介して形成された制御ゲート電極と、これらによ
って構成される積層体の側部に第３の絶縁膜を介して形
成された選択ゲート電極とを備えた不揮発性半導体記憶
装置において、 記憶情報の書き込み時、上記制御ゲート電極、選択ゲー
ト電極、および第１の第２導電型拡散層に同一極性の電
位をそれぞれ印加し、上記厚遊ゲ−ト電極中に荷電キャ
リアを注入する手段と、記憶情報の読み出し時、上記選
択ゲート電極に書き込み時よりも高い電位を、制御ゲー
ト電極、および第１の第２導電型拡散層に書き込み時よ
りも低い電位をそれぞれ印加し、上記浮遊ゲート下のチ
ャネル形成の有無を調べることにより、記憶情報を表す
浮遊ゲートの帯電状態を調べる手段と、記憶情報の消去
時、上記選択ゲート電極に書き込み時よりも高い電位を
印加し、上記浮遊ゲート中の荷電キャリアを選択ゲート
に向けて引き抜く手段とを具備することを特徴とする。
また、この発明による第２の不揮発性半導体記憶装置に
よれば、第１導電型の半導体基板内に形成された第１、
第２の第２導電型拡散層と、これらの相互間に存在する
チャネル領域上に第１の絶縁膜を介して形成された浮遊
ゲート電極と、この浮遊ゲート電極上にさらに第２の絶
縁膜を介して形成された制御ゲート電極と、これらによ
って構成された積層体の一方の側部に第３の絶縁膜を介
して形成された選択ゲート電極と、他方の側部に第４の
絶縁膜を介して形成された消去ゲート電極とを備えた不
揮発性半導体記憶装置において、記憶情報の書き込み時
、上記制御ゲート電極、選択ゲート電極、消去ゲート電
極、および第１の第２導電型拡散層に同一極性の電位を
それぞれ印加し、上記浮遊ゲート電極中に荷電キャリア
を注入する手段と、 記憶情報の読み出し時、上記選択ゲート電極に書き込み
時よりも高い電位を、制御ゲート電極、消失ゲート電極
、および第１の第２導電型拡散雇に書き込み時よりも低
い電位をそれぞれ印加し、上記浮遊ゲート下のチャネル
形成の有無を調べることにより、記憶情報を表す浮遊ゲ
ートの・：１（電状態を調べる手段と、 記憶情報の消去時、上記消去ゲート電極に書き込み時よ
りも高い電位を印加し、上記浮遊ゲート中の荷電キャリ
アを消去ゲートに向けて引き抜く手段とを具備すること
を特徴とする。
よれば、第１導電型の半導体基板内に形成された第１、
第２の第２導電型拡散層と、これらの相互間に存在する
チャネル領域上に第１の絶縁膜を介して形成された浮遊
ゲート電極と、この浮遊ゲート電極上にさらに第２の絶
縁膜を介して形成された制御ゲート電極と、これらによ
って構成された積層体の一方の側部に第３の絶縁膜を介
して形成された選択ゲート電極と、他方の側部に第４の
絶縁膜を介して形成された消去ゲート電極とを備えた不
揮発性半導体記憶装置において、記憶情報の書き込み時
、上記制御ゲート電極、選択ゲート電極、消去ゲート電
極、および第１の第２導電型拡散層に同一極性の電位を
それぞれ印加し、上記浮遊ゲート電極中に荷電キャリア
を注入する手段と、 記憶情報の読み出し時、上記選択ゲート電極に書き込み
時よりも高い電位を、制御ゲート電極、消失ゲート電極
、および第１の第２導電型拡散雇に書き込み時よりも低
い電位をそれぞれ印加し、上記浮遊ゲート下のチャネル
形成の有無を調べることにより、記憶情報を表す浮遊ゲ
ートの・：１（電状態を調べる手段と、 記憶情報の消去時、上記消去ゲート電極に書き込み時よ
りも高い電位を印加し、上記浮遊ゲート中の荷電キャリ
アを消去ゲートに向けて引き抜く手段とを具備すること
を特徴とする。
（作用）
上記のような不揮発性半導体記憶装置の動作方法および
第１、第２の不揮発性半導体記憶装置あっては、浮遊ゲ
ート電極に蓄積されている荷電キャリアが、選択ゲート
、あるいは消去ゲートに対して引き抜かれる構造となる
ため、記憶情報の消去時、バンド間トンネリングによる
過大電流の発生はなくなる。
第１、第２の不揮発性半導体記憶装置あっては、浮遊ゲ
ート電極に蓄積されている荷電キャリアが、選択ゲート
、あるいは消去ゲートに対して引き抜かれる構造となる
ため、記憶情報の消去時、バンド間トンネリングによる
過大電流の発生はなくなる。
（実施例）
以下、図面を参照してこの発明の実施例に係わる不揮発
性半導体記憶装置と、その製造方法と、その動作方法に
ついて説明する。
性半導体記憶装置と、その製造方法と、その動作方法に
ついて説明する。
まず、第１図および第２図を参照して、この発明の第１
の実施例に係わる不揮発性半導体記憶装置（Ｅ２ ＦＲ
ＯＭ）と、その動作方法について説明する。
の実施例に係わる不揮発性半導体記憶装置（Ｅ２ ＦＲ
ＯＭ）と、その動作方法について説明する。
第１図は、第１の実施例にかかるＥ２ ＦＲＯＭの平面
図で、特にメモリセル部に着目して示したものである。
図で、特にメモリセル部に着目して示したものである。
第２図は、第１図のＡ−Ａ’線に沿う断面図である。
第１図および第２図に示すように、例えばｐ型半導体基
板内１０１内には、ｎ型ドレイン拡散層１０２、および
ｎ型ソース拡散層１０３が形成されている。これらのｎ
型拡散層１０２と、１０３との相互間に形成されるチャ
ネル領域１０４上には、第１ゲート絶縁膜１０５を介し
て、一部がドレイン領域１０２上に延在している浮遊ゲ
ート電極１０６が形成されている。浮遊ゲート電極１０
６上には層間絶縁膜１０８を介して、制御ゲート電極１
０８が形成されている。また、これらによって構成され
た積層体の側壁には側部絶縁膜１０９が形成され、これ
と一体化されている第２ゲート絶縁膜１１０が上記チャ
ネル領域上に形成されている。これらの第２ゲート絶縁
膜１１０、側部絶縁膜１０９上には、選択ゲート電極１
１１が形成されている。また、ｎ型ドレイン拡散層ＩＣ
）２には、第１の端子１１２が第１図に図示されるコン
タクト孔１１２′を通じて接続され、同様に、ｎ型ソー
ス拡散層１０３には、第２の端子１１３がコンタクト孔
１１３′を通じて接続されている。制御ゲート電極１０
８には、第３の端子１１４がコンタクト孔１１４′を通
じて接続され、選択ゲート電極１１１には第４の端子１
１５がコンタクト孔１１５′を通じて接続されている。
板内１０１内には、ｎ型ドレイン拡散層１０２、および
ｎ型ソース拡散層１０３が形成されている。これらのｎ
型拡散層１０２と、１０３との相互間に形成されるチャ
ネル領域１０４上には、第１ゲート絶縁膜１０５を介し
て、一部がドレイン領域１０２上に延在している浮遊ゲ
ート電極１０６が形成されている。浮遊ゲート電極１０
６上には層間絶縁膜１０８を介して、制御ゲート電極１
０８が形成されている。また、これらによって構成され
た積層体の側壁には側部絶縁膜１０９が形成され、これ
と一体化されている第２ゲート絶縁膜１１０が上記チャ
ネル領域上に形成されている。これらの第２ゲート絶縁
膜１１０、側部絶縁膜１０９上には、選択ゲート電極１
１１が形成されている。また、ｎ型ドレイン拡散層ＩＣ
）２には、第１の端子１１２が第１図に図示されるコン
タクト孔１１２′を通じて接続され、同様に、ｎ型ソー
ス拡散層１０３には、第２の端子１１３がコンタクト孔
１１３′を通じて接続されている。制御ゲート電極１０
８には、第３の端子１１４がコンタクト孔１１４′を通
じて接続され、選択ゲート電極１１１には第４の端子１
１５がコンタクト孔１１５′を通じて接続されている。
上記端子１１２〜１１５は、それぞれに配線が接続され
ている。この配線とは、例えば以下に説明する第１の実
施例にかかる装置の動作を可能とする手段のことである
。
ている。この配線とは、例えば以下に説明する第１の実
施例にかかる装置の動作を可能とする手段のことである
。
次に、上記第１の実施例にかかる装置の動作方法につい
て説明する。
て説明する。
上記第１の実施例にかかる装置の基本動作としては、書
き込み動作、読み出し動作、および消去動作の３つがあ
る。
き込み動作、読み出し動作、および消去動作の３つがあ
る。
以下、これら３つの基本動作について、それぞれ説明す
る。
る。
（１） 書き込み動作
情報の書き込み時には、基板１０１、およびソース１０
３は接地され、制御ゲート１０８、選択ゲート１１１、
およびドレイン１０２には、正の電圧を印加する。これ
により、浮遊ゲート１０６中に、第１ゲート絶縁膜１０
５を通して、チャネルホットエレクトロン（電子）が注
入され、情報の書き込みができる。
３は接地され、制御ゲート１０８、選択ゲート１１１、
およびドレイン１０２には、正の電圧を印加する。これ
により、浮遊ゲート１０６中に、第１ゲート絶縁膜１０
５を通して、チャネルホットエレクトロン（電子）が注
入され、情報の書き込みができる。
書き込み時に印加される具体的な電圧の一例としては、
基板１０１、およびソース１０３はＯＶ１制御ゲート１
０８は１２．５Ｖ、選択ゲート１１１は１．５■、ドレ
イン１０２は５ｖである。
０８は１２．５Ｖ、選択ゲート１１１は１．５■、ドレ
イン１０２は５ｖである。
また、チャネルホットエレクトロン注入時、上記第１の
実施例にかかる装置には、その構造上、以下に説明する
特徴がある。
実施例にかかる装置には、その構造上、以下に説明する
特徴がある。
その特徴とは、チャネルホットエレクトロンの多くが、
第２ゲート絶縁膜１１０と、第１ゲート絶縁膜１０５と
の界面近傍、なかでも、特にｌｆ。
第２ゲート絶縁膜１１０と、第１ゲート絶縁膜１０５と
の界面近傍、なかでも、特にｌｆ。
遊ゲート１０６側に存在する第１ゲート絶縁膜１０５を
介して、浮遊ゲート１０６中に注入される点である。す
なわち、上記第１の実施例にかかる装置の構造では、選
択ゲート１１１と、制御ゲート１０８とが互いに電気的
に分離されている。
介して、浮遊ゲート１０６中に注入される点である。す
なわち、上記第１の実施例にかかる装置の構造では、選
択ゲート１１１と、制御ゲート１０８とが互いに電気的
に分離されている。
したがって、書き込み時、選択ゲート１１１と、制御ゲ
ート１０８とにそれぞれ異なった電αの供給が可能であ
る。例えば上述した一例では、制御ゲート１０８には１
２．５Ｖが印加され、選択ゲート１１１には１．５ｖが
印加されている。この結果、最も電界の高い領域は、第
２ゲート絶縁膜１１０と、第１ゲート絶縁膜１０５との
界面近傍、なかでも、特に浮遊ゲート１０６側に存在す
る第１ゲート絶縁膜１０５付近となり、チャネルホット
エレクトロンの多くがこの付近にて発生し、浮遊ゲート
１０６中に注入されるようになる。
ート１０８とにそれぞれ異なった電αの供給が可能であ
る。例えば上述した一例では、制御ゲート１０８には１
２．５Ｖが印加され、選択ゲート１１１には１．５ｖが
印加されている。この結果、最も電界の高い領域は、第
２ゲート絶縁膜１１０と、第１ゲート絶縁膜１０５との
界面近傍、なかでも、特に浮遊ゲート１０６側に存在す
る第１ゲート絶縁膜１０５付近となり、チャネルホット
エレクトロンの多くがこの付近にて発生し、浮遊ゲート
１０６中に注入されるようになる。
（２） 読み出し動作
記憶情報の読み出し時には、基板１０１、およびソース
１０３は接地され、制御ゲート１０８には、接地あるい
は正の電圧を（これは、浮遊ゲト１０６から、メモリセ
ル設計時に決定される消去時に引き抜かれる電荷量に依
存する）、選択ゲート１１１には、書き込み時よりも高
い正の電圧を、ドレイン１０２には、書き込み時よりも
低い正の電圧をそれぞれ印加する。このとき、もし浮遊
ゲート１０６内に電子が注入されていて、負に帯電して
いれば、浮遊ゲート１０６下のチャネル領域１０４には
チャネルが形成されず、セルのチャネル電流は流れない
。逆に、もし浮遊ゲート１０６内の電子が排出されてい
て、正にシｉ（電していれば、浮遊ゲート５０６下のチ
ャネル領域１０４にチャネルが形成され、セルのチャネ
ル電流が流れる。このようにして、セルのチャネル形成
のＨ無を調べることにより、浮遊ゲート１０６内の帯電
状態、すなわち記憶情報を読み出すことができる。
１０３は接地され、制御ゲート１０８には、接地あるい
は正の電圧を（これは、浮遊ゲト１０６から、メモリセ
ル設計時に決定される消去時に引き抜かれる電荷量に依
存する）、選択ゲート１１１には、書き込み時よりも高
い正の電圧を、ドレイン１０２には、書き込み時よりも
低い正の電圧をそれぞれ印加する。このとき、もし浮遊
ゲート１０６内に電子が注入されていて、負に帯電して
いれば、浮遊ゲート１０６下のチャネル領域１０４には
チャネルが形成されず、セルのチャネル電流は流れない
。逆に、もし浮遊ゲート１０６内の電子が排出されてい
て、正にシｉ（電していれば、浮遊ゲート５０６下のチ
ャネル領域１０４にチャネルが形成され、セルのチャネ
ル電流が流れる。このようにして、セルのチャネル形成
のＨ無を調べることにより、浮遊ゲート１０６内の帯電
状態、すなわち記憶情報を読み出すことができる。
読み出し特に印加される具体的な電圧の一例としては、
基板１０１、および’／−７１０３ハＯＶ 。
制御ゲート１０８は０ないし５Ｖ、選択ゲート１１１１
；ｉ５Ｖ、 ドレイン１０２は１，２Ｖである。
；ｉ５Ｖ、 ドレイン１０２は１，２Ｖである。
（３） 消去動作
記憶情報の消去時には、基板１０１、ソース１０３、制
御ゲート１０８、およびドレイン１０２は接地され、選
択ゲート１１１には、高い正の電圧を印加する。これに
より、浮遊ゲート１０６内に蓄積されている電子１１９
が側部絶縁膜１０９を通して、選択ゲート１１１内へと
引き抜かれ、記憶情報の消去ができる。
御ゲート１０８、およびドレイン１０２は接地され、選
択ゲート１１１には、高い正の電圧を印加する。これに
より、浮遊ゲート１０６内に蓄積されている電子１１９
が側部絶縁膜１０９を通して、選択ゲート１１１内へと
引き抜かれ、記憶情報の消去ができる。
消去時に印加される具体的な電圧の一例としては、
選択ゲート１１１は２０Ｖ１これ以外の基板１０１、ド
レイン１０２、ソース１０３、制御ゲート１０８はＯＶ
である。
レイン１０２、ソース１０３、制御ゲート１０８はＯＶ
である。
また、本消去動作は、従来の消失動作のように、低電位
電源に接続されている基板１０１内に形成されているド
レイン拡散層１０２に高電位を印加するのではなく、高
電位電源にのみ接続されている選択ゲート１１１に対し
て高電位を印加するので、電子−正孔対の発生による過
大電流の発生はない。したがって、選択ゲート１１１に
高い正の電圧を印加することが可能となる。選択ゲート
に高い正の電位が印加されると、瞬間的に電流が流れて
浮遊ゲート１０６中に蓄積されている荷電キャリア（電
子１１９）が引き抜かれる。荷電キャリアが引き抜かれ
ると、高電圧が印加されている選択ゲート１１１との電
界が弱くなるので、それ以上電流は流れなくなる。この
ため、消去動作で過大なドレイン電流が流れることはな
く、内部昇圧による消去動作を可能とする。従来では、
消去時に、過大なドレイン電流が流れるために、内部昇
圧手段、例えばチャージボンピング法等の昇圧手段では
、高い電位の供給が間に合わず、電圧降下が発生してい
た。つまり、従来のＥ２ ＦＲＯＭでは、消去時には、
高い電位を持つ外部電源からの電位の供給を必要として
おり、この結果、複数の外部電源から電位の供給が行な
われていた。ところが本発明にかかるＥ２ ＦＲＯＭで
は、選択ゲート１１１から荷電キャリアを引き抜くため
に、過大な電流が流れることはなく、内部昇圧手段、例
えばチャージボンピング法等の昇圧手段の使用が可能と
なる。つまり、複数の外部電源を必要とすることはなく
、単一電源、例えば５ｖ電源ひとつのみで、Ｅ２ ＦＲ
ＯＭの書き込み、読み出し、および消去の動作が可能と
なる。
電源に接続されている基板１０１内に形成されているド
レイン拡散層１０２に高電位を印加するのではなく、高
電位電源にのみ接続されている選択ゲート１１１に対し
て高電位を印加するので、電子−正孔対の発生による過
大電流の発生はない。したがって、選択ゲート１１１に
高い正の電圧を印加することが可能となる。選択ゲート
に高い正の電位が印加されると、瞬間的に電流が流れて
浮遊ゲート１０６中に蓄積されている荷電キャリア（電
子１１９）が引き抜かれる。荷電キャリアが引き抜かれ
ると、高電圧が印加されている選択ゲート１１１との電
界が弱くなるので、それ以上電流は流れなくなる。この
ため、消去動作で過大なドレイン電流が流れることはな
く、内部昇圧による消去動作を可能とする。従来では、
消去時に、過大なドレイン電流が流れるために、内部昇
圧手段、例えばチャージボンピング法等の昇圧手段では
、高い電位の供給が間に合わず、電圧降下が発生してい
た。つまり、従来のＥ２ ＦＲＯＭでは、消去時には、
高い電位を持つ外部電源からの電位の供給を必要として
おり、この結果、複数の外部電源から電位の供給が行な
われていた。ところが本発明にかかるＥ２ ＦＲＯＭで
は、選択ゲート１１１から荷電キャリアを引き抜くため
に、過大な電流が流れることはなく、内部昇圧手段、例
えばチャージボンピング法等の昇圧手段の使用が可能と
なる。つまり、複数の外部電源を必要とすることはなく
、単一電源、例えば５ｖ電源ひとつのみで、Ｅ２ ＦＲ
ＯＭの書き込み、読み出し、および消去の動作が可能と
なる。
また、本発明にかかるＥ２ ＦＲＯＭによれば、高い電
圧の印加が可能であり、例えば従来の消失時のドレイン
電位１２．５Ｖよりも高い２０Ｖが選択ゲートに印加さ
れるので、瞬時に電子が引き抜かれるようになる。した
がって、記憶情報の消去に要する時間は、非常に短いも
のとなる。
圧の印加が可能であり、例えば従来の消失時のドレイン
電位１２．５Ｖよりも高い２０Ｖが選択ゲートに印加さ
れるので、瞬時に電子が引き抜かれるようになる。した
がって、記憶情報の消去に要する時間は、非常に短いも
のとなる。
さらに、電子の引き抜きは、側部絶縁膜１０９を介して
、一方、電子の注入は、第１ゲート絶縁膜１０５を介し
て行なう。つまり、消去動作と、書き込み動・作とで、
トンネル現象を起こす絶縁膜が異なっている。このよう
に、書き込み／消去とて、トンネル現象が起こる絶縁膜
を、それぞれ変えることにより、特に第１のゲート絶縁
膜１０５の膜寿命を延ばすことが可能となる。この結果
、上記第１の実施例にかかる装置の寿命は長いものとな
る。
、一方、電子の注入は、第１ゲート絶縁膜１０５を介し
て行なう。つまり、消去動作と、書き込み動・作とで、
トンネル現象を起こす絶縁膜が異なっている。このよう
に、書き込み／消去とて、トンネル現象が起こる絶縁膜
を、それぞれ変えることにより、特に第１のゲート絶縁
膜１０５の膜寿命を延ばすことが可能となる。この結果
、上記第１の実施例にかかる装置の寿命は長いものとな
る。
次に、第３図（ａ）ないし第３図（ｆ）を参照して、上
記第１の実施例にかかるＥ２ ＦＲＯＭの製造方法につ
いて説明する。
記第１の実施例にかかるＥ２ ＦＲＯＭの製造方法につ
いて説明する。
第３図（ａ）ないし第３図（ｆ）は、上記第１の実施例
にかかるＥ２ ＦＲＯＭを、特にメモリセル部に着目し
て製造工程順に示した断面図である。
にかかるＥ２ ＦＲＯＭを、特にメモリセル部に着目し
て製造工程順に示した断面図である。
第３図（ａ）ないし第３図（ｆ）において、各参照する
符号は第１図および第２図と対応するものとする。
符号は第１図および第２図と対応するものとする。
まず、第３図（ａ）に示すように、例えば比抵抗的１０
Ω・ｃｌｌで、（１００）面方位のｐ型シリコン基板１
０１上に、通常のＬＯＣＯＳ法によってフィールド酸化
膜（図示せず）を形成する。このフィールド酸化膜に囲
まれた領域が素子領域となる。次に、シリコン基板１０
１上に、例えば熱酸化法により、犠牲酸化膜１１６を、
約１００入の厚さに形成する。続いて、この犠牲酸化膜
１１６を通して、セルトランジスタのチャネル形成予定
領域に対して、しきい値制御用の所定不純物のイオン注
入を行なう。図中の１１７は、しきい値制御用の所定不
純物がイオン注入された領域を示す。
Ω・ｃｌｌで、（１００）面方位のｐ型シリコン基板１
０１上に、通常のＬＯＣＯＳ法によってフィールド酸化
膜（図示せず）を形成する。このフィールド酸化膜に囲
まれた領域が素子領域となる。次に、シリコン基板１０
１上に、例えば熱酸化法により、犠牲酸化膜１１６を、
約１００入の厚さに形成する。続いて、この犠牲酸化膜
１１６を通して、セルトランジスタのチャネル形成予定
領域に対して、しきい値制御用の所定不純物のイオン注
入を行なう。図中の１１７は、しきい値制御用の所定不
純物がイオン注入された領域を示す。
次に、第３図（ｂ）に示すように、犠牲酸化膜１１６を
、例えばフッ化アンモニウム（ＮＨ４Ｆ）液によりエツ
チング除去した後、例えば熱酸化法により、第１ゲート
酸化膜１０５を、約１００入の厚さに形成する。この後
、例えばＬＰＧＶＤ法により、第１多結晶シリコン層１
０６を、約１０００入の厚さに堆積形成する。続いて、
この第１多結晶シリコン層１０６に対して、例えば塩化
ホスホリル（ＰＯＣ１３）による気相拡散によって、リ
ンを導入し、導体化（ｎ型化）する。この後、ホトレジ
ストのパターニングと、それをマスクとして第１多結晶
シリコン層１０６をエツチングして、各メモリセル相互
間の浮遊ゲートを分離するセルスリット（図示せず）を
形成する。この後、第１多結晶シリコン層１０６を熱酸
化して、シリコン酸化膜を約１００人形成し、続いて、
例えばＬＰＣＶＤ法により、シリコン窒化膜を約１５０
大の堆積し、さらに続いてシリコン窒化膜を熱酸化して
約６０入のシリコン酸化膜を形成する。これらの積層構
造膜が、層間絶縁膜１０７となる。この後、例えばＬＰ
ＣＶＤ法により、第２多結晶シリコン層１０８を、約４
０００Åの厚さに堆積形成する。続いて、この第２多結
晶シリコン層１０８に対して、例えば塩化ホスホリル（
ＰＯＣｌ２）による気相拡散によって、リンを導入し、
導体化（ｎ型化）する。
、例えばフッ化アンモニウム（ＮＨ４Ｆ）液によりエツ
チング除去した後、例えば熱酸化法により、第１ゲート
酸化膜１０５を、約１００入の厚さに形成する。この後
、例えばＬＰＧＶＤ法により、第１多結晶シリコン層１
０６を、約１０００入の厚さに堆積形成する。続いて、
この第１多結晶シリコン層１０６に対して、例えば塩化
ホスホリル（ＰＯＣ１３）による気相拡散によって、リ
ンを導入し、導体化（ｎ型化）する。この後、ホトレジ
ストのパターニングと、それをマスクとして第１多結晶
シリコン層１０６をエツチングして、各メモリセル相互
間の浮遊ゲートを分離するセルスリット（図示せず）を
形成する。この後、第１多結晶シリコン層１０６を熱酸
化して、シリコン酸化膜を約１００人形成し、続いて、
例えばＬＰＣＶＤ法により、シリコン窒化膜を約１５０
大の堆積し、さらに続いてシリコン窒化膜を熱酸化して
約６０入のシリコン酸化膜を形成する。これらの積層構
造膜が、層間絶縁膜１０７となる。この後、例えばＬＰ
ＣＶＤ法により、第２多結晶シリコン層１０８を、約４
０００Åの厚さに堆積形成する。続いて、この第２多結
晶シリコン層１０８に対して、例えば塩化ホスホリル（
ＰＯＣｌ２）による気相拡散によって、リンを導入し、
導体化（ｎ型化）する。
次に、第３図（Ｃ）に示すように、ホトレジストのパタ
ーニングと、それをマスクとした異方性エツチング（例
えばＲＩＥ法）によって、第２多結晶シリコン勝１０８
、層間絶縁膜１０７、第１多結晶シリコン層１０６をエ
ツチングし、積層体を形成する。これで、第１多結晶シ
リコン層１０６は、浮遊ゲート電極の形状となり、第２
多結晶シリコン層１０８は、制御ゲート電極の形状とな
る。次に、素子領域に残っている第１ゲート酸化膜１０
５をエツチング除去した後、例えば熱酸化を行なって、
基板１０１上には、第２ゲート酸化膜１１０を、約４０
０Åの厚みに、上記積層体の側壁には、側部絶縁膜１０
９を、約８００Åノ厚みに形成する。この後、例えＩ−
Ｉ Ｌ Ｐ ＣＶ Ｄ法により、第３多結晶シリコン層
１１１を、約５０００Åの厚さに堆積形成する。続いて
、この第２多結晶シリコン層１０８に対して、例えば塩
化ホスホリル（ＰＯＣｌ２）による気相拡散によって、
リンを導入し、導体化（ｎ型化）する。
ーニングと、それをマスクとした異方性エツチング（例
えばＲＩＥ法）によって、第２多結晶シリコン勝１０８
、層間絶縁膜１０７、第１多結晶シリコン層１０６をエ
ツチングし、積層体を形成する。これで、第１多結晶シ
リコン層１０６は、浮遊ゲート電極の形状となり、第２
多結晶シリコン層１０８は、制御ゲート電極の形状とな
る。次に、素子領域に残っている第１ゲート酸化膜１０
５をエツチング除去した後、例えば熱酸化を行なって、
基板１０１上には、第２ゲート酸化膜１１０を、約４０
０Åの厚みに、上記積層体の側壁には、側部絶縁膜１０
９を、約８００Åノ厚みに形成する。この後、例えＩ−
Ｉ Ｌ Ｐ ＣＶ Ｄ法により、第３多結晶シリコン層
１１１を、約５０００Åの厚さに堆積形成する。続いて
、この第２多結晶シリコン層１０８に対して、例えば塩
化ホスホリル（ＰＯＣｌ２）による気相拡散によって、
リンを導入し、導体化（ｎ型化）する。
次に、第３図（ｄ）に示すように、第３多結晶シリコン
層１１１と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エツチング（例えばＲＩＥ法）によって、上
記積層体の側面に第３多結晶シリコン層１１１が、側壁
状に残留するようにエツチングする。
層１１１と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エツチング（例えばＲＩＥ法）によって、上
記積層体の側面に第３多結晶シリコン層１１１が、側壁
状に残留するようにエツチングする。
次に、第３図（ｅ）に示すように、ホトレジストのパタ
ーニングと、等方性エツチングである、例えばＣＤＥ法
によって、片側の第３多結晶シリコン層１１１をエツチ
ング除去し、積層体の一方の側面に第３多結晶シリコン
層１１１を残す。これで、第３多結晶シリコン層１１１
は、選択ゲート電極の形状となる。次に、ホトレジスト
のパタニングを行なって、選択ゲート電極１１１側を、
ホトレジストで覆い、これの反対側に、例えばｎ型不純
物であるヒ素を、例えばドーズ量１×１０ ”ｃｍ−２
でイオン注入して第１の不純物拡散層１０２ａを形成し
、続いて、例えばｎ型不純物であるリンを、例えばドー
ズ量Ｉ Ｘ １０ ”ｃｌｌ−２でイオン注入してＴｉ
２の不純物拡散層１０２ｂを形成する。これら２つの不
純物拡散層１０２ａ、および１０２ｂによって、ｎ型ド
レイン拡散層１０２が形成される。次に、ホトレジスト
のパターニングを行なって、選択ゲート電極１１１の反
対側をホトレジストで覆い、選択ゲート電極１１１側に
、例えばｎ型不純物であるヒ素を、例えばドーズ量５
Ｘ １０ ”ｃｍ−２でイオン注入して、ｎ型ソース拡
散層１０３を形成する。
ーニングと、等方性エツチングである、例えばＣＤＥ法
によって、片側の第３多結晶シリコン層１１１をエツチ
ング除去し、積層体の一方の側面に第３多結晶シリコン
層１１１を残す。これで、第３多結晶シリコン層１１１
は、選択ゲート電極の形状となる。次に、ホトレジスト
のパタニングを行なって、選択ゲート電極１１１側を、
ホトレジストで覆い、これの反対側に、例えばｎ型不純
物であるヒ素を、例えばドーズ量１×１０ ”ｃｍ−２
でイオン注入して第１の不純物拡散層１０２ａを形成し
、続いて、例えばｎ型不純物であるリンを、例えばドー
ズ量Ｉ Ｘ １０ ”ｃｌｌ−２でイオン注入してＴｉ
２の不純物拡散層１０２ｂを形成する。これら２つの不
純物拡散層１０２ａ、および１０２ｂによって、ｎ型ド
レイン拡散層１０２が形成される。次に、ホトレジスト
のパターニングを行なって、選択ゲート電極１１１の反
対側をホトレジストで覆い、選択ゲート電極１１１側に
、例えばｎ型不純物であるヒ素を、例えばドーズ量５
Ｘ １０ ”ｃｍ−２でイオン注入して、ｎ型ソース拡
散層１０３を形成する。
次に、第３図（ｆ）に示すように、全面に、第２の層間
絶縁膜１１８を堆積形成し、この第２の層間絶縁膜１１
８を、例えば温度９００℃でリフローさせ、平坦化した
後、コンタクト孔１１２′１１３’ １１４’（図示
せず）、１１５’（図示せず）等を開孔する。続いて、
例えばアルミニウムからなる電極配線材料を堆積し、パ
ターニングして、ドレイン１０２、ソース１０３、制御
ゲート１０８、および選択ゲート１１１に接続される配
線を形成する。図中では、ドレイン１０２に接続される
配！！１１１２、およびソース１０３に接続され゛る配
線１１３のみ図示されている。次に、配線等の特性を安
定化させるシンタ処理を行ない、この後、パッシベーシ
ョン膜（図示せず）を堆積形成して、これに対して、所
定のコンタクト孔を開孔する。
絶縁膜１１８を堆積形成し、この第２の層間絶縁膜１１
８を、例えば温度９００℃でリフローさせ、平坦化した
後、コンタクト孔１１２′１１３’ １１４’（図示
せず）、１１５’（図示せず）等を開孔する。続いて、
例えばアルミニウムからなる電極配線材料を堆積し、パ
ターニングして、ドレイン１０２、ソース１０３、制御
ゲート１０８、および選択ゲート１１１に接続される配
線を形成する。図中では、ドレイン１０２に接続される
配！！１１１２、およびソース１０３に接続され゛る配
線１１３のみ図示されている。次に、配線等の特性を安
定化させるシンタ処理を行ない、この後、パッシベーシ
ョン膜（図示せず）を堆積形成して、これに対して、所
定のコンタクト孔を開孔する。
以上のような製造方法により、第１の実施例にかかるＥ
２ ＦＲＯＭが製造される。
２ ＦＲＯＭが製造される。
次に、第４図および第５図を参照して、この発明の第２
の実施例に係わる不揮発性半導体記憶装置（Ｅ２ ＦＲ
ＯＭ）と、その動作方法について説明する。
の実施例に係わる不揮発性半導体記憶装置（Ｅ２ ＦＲ
ＯＭ）と、その動作方法について説明する。
第４図は、第２の実施例にかかるＥ２ ＦＲＯＭの平面
図で、特にメモリセル部に着目して示したものである。
図で、特にメモリセル部に着目して示したものである。
第５図は、第４図のＢ−Ｂ’線に沿う断面図である。第
４図および第５図において、各参照する符号は第１図お
よび第２図と対応するものとする。
４図および第５図において、各参照する符号は第１図お
よび第２図と対応するものとする。
第４図および第５図に示すように、例えばｐ型半導体基
板内１０１内には、ｎ型ドレイン拡散層１０２、および
ｎ型ソース拡散層１０３が形成されている。これらのｎ
型拡散層１０２と、１０３との相互間に形成されるチャ
ネル領域１０４上には、第１ゲート絶縁膜１０５を介し
て、一部がドレイン領域１０２上に延在している浮遊ゲ
ート電極１０６が形成されている。浮遊ゲート電極１０
６上には層間絶縁膜１０８を介して、制御ゲート電極１
０ｇが形成されている。また、これらによって構成され
た積層体の側壁には第１の側部絶縁膜１０９ａ、および
第２の側部絶縁膜１０９ｂが形成されている。第１の側
部絶縁膜１０９ａには、これと一体化されている第１の
第２ゲート絶縁膜１１０ａが上記チャネル領域上に形成
されている。一方、第２の側部絶縁膜１０９ｂには、こ
れと一体化されている第２の第２ゲート絶縁膜１１０ｂ
が上記ｎ型ドレイン拡散層１０２上に形成されている。
板内１０１内には、ｎ型ドレイン拡散層１０２、および
ｎ型ソース拡散層１０３が形成されている。これらのｎ
型拡散層１０２と、１０３との相互間に形成されるチャ
ネル領域１０４上には、第１ゲート絶縁膜１０５を介し
て、一部がドレイン領域１０２上に延在している浮遊ゲ
ート電極１０６が形成されている。浮遊ゲート電極１０
６上には層間絶縁膜１０８を介して、制御ゲート電極１
０ｇが形成されている。また、これらによって構成され
た積層体の側壁には第１の側部絶縁膜１０９ａ、および
第２の側部絶縁膜１０９ｂが形成されている。第１の側
部絶縁膜１０９ａには、これと一体化されている第１の
第２ゲート絶縁膜１１０ａが上記チャネル領域上に形成
されている。一方、第２の側部絶縁膜１０９ｂには、こ
れと一体化されている第２の第２ゲート絶縁膜１１０ｂ
が上記ｎ型ドレイン拡散層１０２上に形成されている。
第１の第２ゲート絶縁膜１１０ａ、および第１の側部絶
縁膜１０９ａ上には、選択ゲート電極１１１ａが形成さ
れている。また、第２の第２ゲート絶縁膜１１０ｂ、お
よび第２の側部絶縁膜１０９ｂ上には、消去ゲート電極
１１１ｂが形成されている。ｎ型ドレイン拡散層１０２
には、第１の端子１１２が第４図に図示されるコンタク
ト孔１１２′を通じて接続され、同様に、ｎ型ソース拡
散層１０３には、第２の端子１１３がコンタクト孔１１
３′を通じて接続されている。制御ゲート電極１０８に
は、第３の端子１１４がコンタクト孔１１４′を通じて
接続され、選択ゲート電極１１１ａには第４の端子１１
５がコンタクト孔１１５′を通じて接続されている。消
去ゲート電極１１１ｂには第５の端子１２０がコンタク
ト孔１２０′を通じて接続されている。上記端子１１２
〜１１５、および１２０には、それぞれに配線が接続さ
れている。この配線とは、例えば以下に説明する第２の
実施例にかかる装置の動作を可能とする手段のことであ
る。
縁膜１０９ａ上には、選択ゲート電極１１１ａが形成さ
れている。また、第２の第２ゲート絶縁膜１１０ｂ、お
よび第２の側部絶縁膜１０９ｂ上には、消去ゲート電極
１１１ｂが形成されている。ｎ型ドレイン拡散層１０２
には、第１の端子１１２が第４図に図示されるコンタク
ト孔１１２′を通じて接続され、同様に、ｎ型ソース拡
散層１０３には、第２の端子１１３がコンタクト孔１１
３′を通じて接続されている。制御ゲート電極１０８に
は、第３の端子１１４がコンタクト孔１１４′を通じて
接続され、選択ゲート電極１１１ａには第４の端子１１
５がコンタクト孔１１５′を通じて接続されている。消
去ゲート電極１１１ｂには第５の端子１２０がコンタク
ト孔１２０′を通じて接続されている。上記端子１１２
〜１１５、および１２０には、それぞれに配線が接続さ
れている。この配線とは、例えば以下に説明する第２の
実施例にかかる装置の動作を可能とする手段のことであ
る。
次に、上記第２の実施例にかかる装置の動作方法につい
て説明する。
て説明する。
上記第２の実施例にかかる装置の基本動作としては、書
き込み動作、読み出し動作、および消去動作の３つがあ
る。
き込み動作、読み出し動作、および消去動作の３つがあ
る。
以下、これら３つの基本動作について、それぞれ説明す
る。
る。
（１） 書き込み動作
情報の書き込み時には、基板１０１、およびソース１０
３は接地され、制御ゲート１０８、選択ゲート１ｌｌａ
、消去ゲート１ｌｌｂ、およびドレイン１０２には、正
の電圧を印加する。これにより、浮遊ゲート１０６中に
、第１ゲート絶縁膜１０５を通して、チャネルホットエ
レクトロン（電子）が注入され、情報の書き込みができ
る。
３は接地され、制御ゲート１０８、選択ゲート１ｌｌａ
、消去ゲート１ｌｌｂ、およびドレイン１０２には、正
の電圧を印加する。これにより、浮遊ゲート１０６中に
、第１ゲート絶縁膜１０５を通して、チャネルホットエ
レクトロン（電子）が注入され、情報の書き込みができ
る。
書き込み時に印加される具体的な電圧の一例としては、
基板１０１、およびソース１０３はＯＶ１制御ゲート１
０８は１２．５Ｖ、選択ゲート１１１ａは１．５Ｖ、消
去ゲート１１１ｂは１２．５Ｖ、 ドレイン１０２は
５ｖである。
０８は１２．５Ｖ、選択ゲート１１１ａは１．５Ｖ、消
去ゲート１１１ｂは１２．５Ｖ、 ドレイン１０２は
５ｖである。
また、この第２の実施例にかかる装置でも、第１の実施
例同様、チャネルホットエレクトロンの多くが、第２ゲ
ート絶縁膜１１０と、第１ゲート絶縁膜１０５との界面
近傍、なかでも、特に浮遊ゲート１０６側に存在する第
１ゲート絶縁膜１０５を介して、浮遊ゲート１０６中に
注入されるという特徴を持つことは勿論である。
例同様、チャネルホットエレクトロンの多くが、第２ゲ
ート絶縁膜１１０と、第１ゲート絶縁膜１０５との界面
近傍、なかでも、特に浮遊ゲート１０６側に存在する第
１ゲート絶縁膜１０５を介して、浮遊ゲート１０６中に
注入されるという特徴を持つことは勿論である。
（２） 読み出し動作
記憶情報の読み出し時には、基板１０１、およびソース
１０３は接地され、制御ゲート１０８、および消失ゲー
）１１１ｂには、接地あるいは正の電圧を（これは、メ
モリセル設計時に決定される、消去時の浮遊ゲート１０
６から引き抜かれる電荷量に依Ｒする）、選択ゲート１
１１ａには、書き込み時よりも高い正の電圧を、ドレイ
ン１０２には、書き込み時よりも低い正の電圧をそれぞ
れ印加する。このとき、もし浮遊ゲート１０６内に電子
が注入されていて、負に帯電していれば、浮遊ゲート１
０６下のチャネル領域１０４にはチャネルが形成されず
、セルのチャネル電流は流れない。逆に、もし浮遊ゲー
ト１０６内の電子が排出されていて、正に帯電していれ
ば、浮遊ゲート５０６下のチャネル領域１０４にチャネ
ルが形成され、セルのチャネル電流が流れる。
１０３は接地され、制御ゲート１０８、および消失ゲー
）１１１ｂには、接地あるいは正の電圧を（これは、メ
モリセル設計時に決定される、消去時の浮遊ゲート１０
６から引き抜かれる電荷量に依Ｒする）、選択ゲート１
１１ａには、書き込み時よりも高い正の電圧を、ドレイ
ン１０２には、書き込み時よりも低い正の電圧をそれぞ
れ印加する。このとき、もし浮遊ゲート１０６内に電子
が注入されていて、負に帯電していれば、浮遊ゲート１
０６下のチャネル領域１０４にはチャネルが形成されず
、セルのチャネル電流は流れない。逆に、もし浮遊ゲー
ト１０６内の電子が排出されていて、正に帯電していれ
ば、浮遊ゲート５０６下のチャネル領域１０４にチャネ
ルが形成され、セルのチャネル電流が流れる。
このようにして、セルのチャネル形成の６無を調べるこ
とにより、浮遊ゲート１０６内の帯電状態、すなわち記
憶情報を読み出すことができる。
とにより、浮遊ゲート１０６内の帯電状態、すなわち記
憶情報を読み出すことができる。
読み出し時に印加される具体的な電圧の一例としては、
基板１０１、およびソース１０３はＯＶ１制御ゲート１
０８、および消去ゲート１１１ｂは０ないし５Ｖ、選択
ゲート１１１ａは５Ｖ、 ドレイン１０２は］６２ｖで
ある。
０８、および消去ゲート１１１ｂは０ないし５Ｖ、選択
ゲート１１１ａは５Ｖ、 ドレイン１０２は］６２ｖで
ある。
（３） 消去動作
記憶情報の消去時には、基板１０１、ソース１０３、制
御ゲート１０８、ドレイン１ｏ２、および選択ゲート１
１１ａは接地され、消去ゲート１１１ｂには、非常に高
い正の電圧を印加する。
御ゲート１０８、ドレイン１ｏ２、および選択ゲート１
１１ａは接地され、消去ゲート１１１ｂには、非常に高
い正の電圧を印加する。
これにより、浮遊ゲート１０６内に蓄積されている電子
１１９°が第２の側部絶縁膜１０９ｂを通して、消去ゲ
ート１１１ｂ内へと引き抜かれ、記憶情報の消去ができ
る。
１１９°が第２の側部絶縁膜１０９ｂを通して、消去ゲ
ート１１１ｂ内へと引き抜かれ、記憶情報の消去ができ
る。
消去時に印加される具体的な電圧の一例としては、
消去ゲート１１１ｂは２０Ｖ１これ以外の基板１０１、
ドレイン１０２、ソース１０３、制御ゲート１０８、選
択ゲート１１１ａはＯＶである。
ドレイン１０２、ソース１０３、制御ゲート１０８、選
択ゲート１１１ａはＯＶである。
このように、消去ゲート１１１ｂに高電圧が印加される
と、第１の実施例にかかる装置と同様の理由から、瞬間
的に電流が流れて浮遊ゲート１０６中に蓄積されている
荷電キャリア（電子１１９）が引き抜かれる。荷電キャ
リアが引き抜かれると、高電圧が印加されている消去ゲ
ート１１１ｂとの電界が弱くなるので、それ以上電流は
流れなくなる。このため、第１の実施例同様、消去動作
で過大なドレイン電流が流れることはなく、したがって
、第１の実施例同様、内部昇圧による消去動作を可能と
する。
と、第１の実施例にかかる装置と同様の理由から、瞬間
的に電流が流れて浮遊ゲート１０６中に蓄積されている
荷電キャリア（電子１１９）が引き抜かれる。荷電キャ
リアが引き抜かれると、高電圧が印加されている消去ゲ
ート１１１ｂとの電界が弱くなるので、それ以上電流は
流れなくなる。このため、第１の実施例同様、消去動作
で過大なドレイン電流が流れることはなく、したがって
、第１の実施例同様、内部昇圧による消去動作を可能と
する。
また、記憶情報の消去に要する時間も、第１の実施例同
様、非常に短いものとなることは言うまでもない。
様、非常に短いものとなることは言うまでもない。
さらに、電子の引き抜きは、第２の側部絶縁膜１０９ｂ
を介して、一方、電子の注入は、第１ゲート絶縁膜１０
５を介してと、互いに異なる絶縁膜を介して行なうこと
から、第１の実施例同様、上記第２の実施例にかかる装
置でも、その漫命は長いものとなる。
を介して、一方、電子の注入は、第１ゲート絶縁膜１０
５を介してと、互いに異なる絶縁膜を介して行なうこと
から、第１の実施例同様、上記第２の実施例にかかる装
置でも、その漫命は長いものとなる。
次に、第６図（ａ）ないし第６図（ｆ）を参１＜（して
、上記第２の実施例にかかるＥ２ ＦＲＯＭの製造方法
について説明する。
、上記第２の実施例にかかるＥ２ ＦＲＯＭの製造方法
について説明する。
第６図（ａ）ないし第６図（ｆ）は、上記第２の実施例
にかかるＥ２ ＦＲＯＭを、特にメモリセル部に着目し
て製造工程順に示した断面図である。
にかかるＥ２ ＦＲＯＭを、特にメモリセル部に着目し
て製造工程順に示した断面図である。
第６図（ａ）ないし第６図（ｆ）において、各多照する
符号は第４図および第５図と対応するものとする。
符号は第４図および第５図と対応するものとする。
まず、第６図（ａ）に示すように、例えば比抵抗約１０
Ω・ｃｍで、（１００）面方泣のｐ型シリコン基板１０
１上に、通常のＬＯＣＯ５法によってフィールド酸化膜
（図示せず）を形成する。このフィールド酸化膜に囲ま
れた領域が素子領域となる。次に、シリコン基板１０１
上に、例えば熱酸化法により、犠牲酸化膜１１６を、約
１００大の厚さに形成する。続いて、この犠牲酸化膜１
１６を通して、セルトランジスタのチャネル形成予定領
域に対して、しきい値制御用の所定不純物のイオン注入
を行なう。図中の１１７は、しきい値制御用の所定不純
物がイオン注入された領域を示す。
Ω・ｃｍで、（１００）面方泣のｐ型シリコン基板１０
１上に、通常のＬＯＣＯ５法によってフィールド酸化膜
（図示せず）を形成する。このフィールド酸化膜に囲ま
れた領域が素子領域となる。次に、シリコン基板１０１
上に、例えば熱酸化法により、犠牲酸化膜１１６を、約
１００大の厚さに形成する。続いて、この犠牲酸化膜１
１６を通して、セルトランジスタのチャネル形成予定領
域に対して、しきい値制御用の所定不純物のイオン注入
を行なう。図中の１１７は、しきい値制御用の所定不純
物がイオン注入された領域を示す。
次に、第６図（ｂ）に示すように、犠牲酸化膜１１６を
、例えばフッ化アンモニウム（ＮＨ４Ｆ）液によりエツ
チング除去した後、例えば熱酸化法により、第１ゲート
酸化膜１０５を、約１００大の厚さに形成する。この後
、例えばＬＰＣＶＤ法により、第１多結晶シリコン層１
０６を、約１０００人の厚さに堆積形成する。続いて、
この第１多結晶シリコン層１０６に対して、例えば塩化
ホスホリル（ＰＯＣｌ２）による気相拡散によって、リ
ンを導入し、導体化（ｎ型化）する。この後、ホトレジ
ストのパターニングと、それをマスクとして第１多結晶
シリコン層１０６をエツチングして、各メモリセル相互
間の浮遊ゲートを分離するセルスリッ、ト（図示せず）
を形成する。この後、第１多結晶シリコン層１０６を熱
酸化して、シリコン酸化膜を約１００入形成し、続いて
、例えばＬＰＣＶＤ法により、シリコン窒化膜を約１５
０入の堆積し、さらに続いてシリコン窒化膜を熱酸化し
て約６０入のシリコン酸化膜を形成する。これらの積層
構造膜が、層間絶縁膜１０７となる。この後、例えばＬ
ＰＣＶＤ法により、第２多結晶シリコン層１０８を、約
４０００大の厚さに堆積形成する。続いて、この第２多
結晶シリコン層１０８に対して、例えば塩化ホスホリル
（ＰＯＣｌ２）による気相拡散によって、リンを導入し
、導体化（ｎ型化）する。
、例えばフッ化アンモニウム（ＮＨ４Ｆ）液によりエツ
チング除去した後、例えば熱酸化法により、第１ゲート
酸化膜１０５を、約１００大の厚さに形成する。この後
、例えばＬＰＣＶＤ法により、第１多結晶シリコン層１
０６を、約１０００人の厚さに堆積形成する。続いて、
この第１多結晶シリコン層１０６に対して、例えば塩化
ホスホリル（ＰＯＣｌ２）による気相拡散によって、リ
ンを導入し、導体化（ｎ型化）する。この後、ホトレジ
ストのパターニングと、それをマスクとして第１多結晶
シリコン層１０６をエツチングして、各メモリセル相互
間の浮遊ゲートを分離するセルスリッ、ト（図示せず）
を形成する。この後、第１多結晶シリコン層１０６を熱
酸化して、シリコン酸化膜を約１００入形成し、続いて
、例えばＬＰＣＶＤ法により、シリコン窒化膜を約１５
０入の堆積し、さらに続いてシリコン窒化膜を熱酸化し
て約６０入のシリコン酸化膜を形成する。これらの積層
構造膜が、層間絶縁膜１０７となる。この後、例えばＬ
ＰＣＶＤ法により、第２多結晶シリコン層１０８を、約
４０００大の厚さに堆積形成する。続いて、この第２多
結晶シリコン層１０８に対して、例えば塩化ホスホリル
（ＰＯＣｌ２）による気相拡散によって、リンを導入し
、導体化（ｎ型化）する。
次に、第６図（Ｃ）に示すように、ホトレジストのパタ
ーニングと、それをマスクとした異方性エツチング（例
えばＲＩＥ法）によって、第２多結晶シリコン層１０８
、層間絶縁膜１０７、第１多結晶シリコン層１０６をエ
ツチングし、積層体を形成する。これで、第１多結晶シ
リコン層１０６は、浮遊ゲート電極の形状となり、第２
多結晶シリコン層１０８は、制御ゲート電極の形状とな
る。次に、ホトレジストのパターニングを行なって、積
層体の片側一方をホトレジストで□い、これの反対側に
、例えばｎ型不純物であるヒ素を、例えばドーズｍ Ｉ
Ｘ １０１５ｃｍ−２でイオン注入して第１の不純物
拡散層１０２ａを形成し、続いて、例えばｎ型不純物で
あるリンを、例えばドーズ量Ｉ Ｘ １０ ”ｃｍ−２
でイオン注入して第２の不純物拡散層１０２ｂを形成す
る。これら２つの不純物拡散層１０２ａ、および１０２
ｂによって、ｎ型ドレイン拡散層１０２が形成される。
ーニングと、それをマスクとした異方性エツチング（例
えばＲＩＥ法）によって、第２多結晶シリコン層１０８
、層間絶縁膜１０７、第１多結晶シリコン層１０６をエ
ツチングし、積層体を形成する。これで、第１多結晶シ
リコン層１０６は、浮遊ゲート電極の形状となり、第２
多結晶シリコン層１０８は、制御ゲート電極の形状とな
る。次に、ホトレジストのパターニングを行なって、積
層体の片側一方をホトレジストで□い、これの反対側に
、例えばｎ型不純物であるヒ素を、例えばドーズｍ Ｉ
Ｘ １０１５ｃｍ−２でイオン注入して第１の不純物
拡散層１０２ａを形成し、続いて、例えばｎ型不純物で
あるリンを、例えばドーズ量Ｉ Ｘ １０ ”ｃｍ−２
でイオン注入して第２の不純物拡散層１０２ｂを形成す
る。これら２つの不純物拡散層１０２ａ、および１０２
ｂによって、ｎ型ドレイン拡散層１０２が形成される。
次に、素子領域に残っている第１ゲート酸化膜１０５を
エツチング除去した後、例えば熱酸化を行なって、基板
１０１上には、第１の第２ゲート酸化膜１１０ａおよび
第２の第２ゲート絶縁膜１０ｂを、それぞれ約４００Å
の厚みに形成し、上記積層体の側壁には、第１の側部絶
縁膜１０９ａおよび第２の側部絶縁膜を、それぞれ８０
０Åの厚みに形成する。この後、例えばＬＰＣＶＤ法に
より、第３多結晶シリコン層１１１を、約５０００Åの
厚さに堆積形成する。続いて、この第２多結晶シリコン
層１０８に対して、例えば塩化ホスホリル（ＰＯＣｌ２
）による気相拡散によって、リンを導入し、導体化（ｎ
型化）する。
エツチング除去した後、例えば熱酸化を行なって、基板
１０１上には、第１の第２ゲート酸化膜１１０ａおよび
第２の第２ゲート絶縁膜１０ｂを、それぞれ約４００Å
の厚みに形成し、上記積層体の側壁には、第１の側部絶
縁膜１０９ａおよび第２の側部絶縁膜を、それぞれ８０
０Åの厚みに形成する。この後、例えばＬＰＣＶＤ法に
より、第３多結晶シリコン層１１１を、約５０００Åの
厚さに堆積形成する。続いて、この第２多結晶シリコン
層１０８に対して、例えば塩化ホスホリル（ＰＯＣｌ２
）による気相拡散によって、リンを導入し、導体化（ｎ
型化）する。
次に、第６図（ｄ）に示すように、第３多結晶シリコン
層１１１と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エツチング（例えばＲＩＥ法）によって、上
記積層体の側面に第３多結晶シリコン層１１１が、側壁
状（１１１ａおよび１ｌｌｂ）に残留するようにエツチ
ングする。
層１１１と、装置内部配線とを接続する領域にホトレジ
ストが残るようにパターニングした後、それをマスクと
した異方性エツチング（例えばＲＩＥ法）によって、上
記積層体の側面に第３多結晶シリコン層１１１が、側壁
状（１１１ａおよび１ｌｌｂ）に残留するようにエツチ
ングする。
次に、第６図（ｅ）に示すように、ホトレジストのパタ
ーニングと、等方性エツチングであるＣＤＥ法によって
、第３多結晶シリコン層１１１ａと、１１１ｂとがそれ
ぞれ分離される。
ーニングと、等方性エツチングであるＣＤＥ法によって
、第３多結晶シリコン層１１１ａと、１１１ｂとがそれ
ぞれ分離される。
これで、第３多結晶シリコン層１１１ａは、選択ゲート
電極の形状となり、１１１ｂは、消去ゲート電極の形状
となる。すなわち、積層体の一方の側部に、選択ゲート
電極１１１ａが形成され、他方の側部に、消去ゲート１
１１ｂが形成された形状となる。次に、レジストパター
ニングを行なって、消去ゲート電極１１１ｂ側を、ホト
レジストで覆い、これの反対側、すなわち選択ゲート電
極１１１ａ側に、例えばｎ型不純物であるヒ素を、例え
ばドーズＩｍ ５ Ｘ １０ ”ｃｏｄ−２でイオン注
入して、ｎ型ソース拡散層１０３を形成する。
電極の形状となり、１１１ｂは、消去ゲート電極の形状
となる。すなわち、積層体の一方の側部に、選択ゲート
電極１１１ａが形成され、他方の側部に、消去ゲート１
１１ｂが形成された形状となる。次に、レジストパター
ニングを行なって、消去ゲート電極１１１ｂ側を、ホト
レジストで覆い、これの反対側、すなわち選択ゲート電
極１１１ａ側に、例えばｎ型不純物であるヒ素を、例え
ばドーズＩｍ ５ Ｘ １０ ”ｃｏｄ−２でイオン注
入して、ｎ型ソース拡散層１０３を形成する。
次に、第６図（ｆ）に示すように、全面に、第２の層間
絶縁膜１１８を堆積形威し、この第２の層間絶縁膜１１
８を、例えば温度９００℃でリフローさせ、平坦化した
後、コンタクト孔１１２′１１３’ １１４’（図示
せず）、１１５’（図示せず）、１２０’（図示せず）
等を開孔する。
絶縁膜１１８を堆積形威し、この第２の層間絶縁膜１１
８を、例えば温度９００℃でリフローさせ、平坦化した
後、コンタクト孔１１２′１１３’ １１４’（図示
せず）、１１５’（図示せず）、１２０’（図示せず）
等を開孔する。
続いて、例えばアルミニウムからなる電極配線材料を堆
積し、パターニングして、ドレイン１０２、ソース１０
３、制御ゲート１０８、選択ゲート１１１ ａ ｓおよ
び消去ゲート１１１ｂに接続される配線を形成する。図
中では、ドレイン１０２に接続される配線１１２、およ
びソース１０３に接続される配線１１３のみ図示されて
いる。次に、配線等の特性を安定化させるシンタ処理を
行ない、この後、パッシベーション膜（図示せず）を堆
積形成して、これに対して、所定のコンタクト孔を開孔
する。
積し、パターニングして、ドレイン１０２、ソース１０
３、制御ゲート１０８、選択ゲート１１１ ａ ｓおよ
び消去ゲート１１１ｂに接続される配線を形成する。図
中では、ドレイン１０２に接続される配線１１２、およ
びソース１０３に接続される配線１１３のみ図示されて
いる。次に、配線等の特性を安定化させるシンタ処理を
行ない、この後、パッシベーション膜（図示せず）を堆
積形成して、これに対して、所定のコンタクト孔を開孔
する。
以上のような製造方法により、第２の実施例にかかるＥ
２ ＦＲＯＭが製造される。
２ ＦＲＯＭが製造される。
［発明の効果］
以上説明したようにこの発明によれば、消去時に過大な
電流が流れることなく記憶情報の消去が可能となる不褌
発性半導体記憶装置およびその動作方法が提供される。
電流が流れることなく記憶情報の消去が可能となる不褌
発性半導体記憶装置およびその動作方法が提供される。
第１図はこの発明の第１の実施例にかかるＥ２ ＦＲＯ
Ｍの平面図、第２図は第１図に示すＡ−Ａ’線に沿う断
面図、第３図（ａ）ないし第３図（ｆ）は、第１の実施
例にかかる装置を製造工程順に示した断面図、第４図は
この発明の第２かる装置を製造工程順に示した断面図、
第７図は従来の蓄積電荷の引き抜き状態を説明するため
の図、第８図は従来の問題点を説明するエネルギーバン
ド図である。 １０１・・・ｐ型半導体基板、１０２・・・ｎ型ドレイ
ン拡散層、１０３・・・ｎ型ソース拡散層、１０４・・
・チャネル領域、１０５・・・第１ゲート絶縁膜、１０
６・・・浮遊ゲート電極、１０７・・・層間絶縁膜、１
０８・・・制御ゲート電極、１０９・・・側部絶縁膜、
１０９ａ・・・第１の側部絶縁膜、１０９ｂ・・・第２
の側部絶縁膜、１１０・・・第２ゲート絶縁膜、１１０
ａ・・・第１の第２ゲート絶縁膜、１１０ｂ・・・第２
の第２ゲート絶縁膜、１１１．１ｌｌａ−・・選択ゲー
ト電極、１１１ ｂ −９゜消去ゲート電極、１１２〜
１１５．１２０・・・端子、１１２′〜１１５’、１２
０’ ・・・コンタクト孔、１１６・・・犠牲酸化膜、
１１７・・・しきい値制御用不純物注入領域、１１８・
・・第２の層間絶縁膜。
Ｍの平面図、第２図は第１図に示すＡ−Ａ’線に沿う断
面図、第３図（ａ）ないし第３図（ｆ）は、第１の実施
例にかかる装置を製造工程順に示した断面図、第４図は
この発明の第２かる装置を製造工程順に示した断面図、
第７図は従来の蓄積電荷の引き抜き状態を説明するため
の図、第８図は従来の問題点を説明するエネルギーバン
ド図である。 １０１・・・ｐ型半導体基板、１０２・・・ｎ型ドレイ
ン拡散層、１０３・・・ｎ型ソース拡散層、１０４・・
・チャネル領域、１０５・・・第１ゲート絶縁膜、１０
６・・・浮遊ゲート電極、１０７・・・層間絶縁膜、１
０８・・・制御ゲート電極、１０９・・・側部絶縁膜、
１０９ａ・・・第１の側部絶縁膜、１０９ｂ・・・第２
の側部絶縁膜、１１０・・・第２ゲート絶縁膜、１１０
ａ・・・第１の第２ゲート絶縁膜、１１０ｂ・・・第２
の第２ゲート絶縁膜、１１１．１ｌｌａ−・・選択ゲー
ト電極、１１１ ｂ −９゜消去ゲート電極、１１２〜
１１５．１２０・・・端子、１１２′〜１１５’、１２
０’ ・・・コンタクト孔、１１６・・・犠牲酸化膜、
１１７・・・しきい値制御用不純物注入領域、１１８・
・・第２の層間絶縁膜。
Claims (3)
- （１）特定のメモリセルを指定する機能を持つ選択ゲー
トと、荷電キャリアを蓄積することにより情報を記憶す
る機能を持つ浮遊ゲートとを少なくとも有する不揮発性
半導体記憶装置の動作方法において、 記憶情報の消去時、上記選択ゲートに浮遊ゲートに対し
て高電位を印加することにより、上記浮遊ゲート中から
、これに蓄積されている荷電キャリアを選択ゲートに向
けて引き抜き、記憶情報の消去を行なうことを特徴とす
る不揮発性半導体記憶装置の動作方法。 - （２）第１導電型の半導体基板内に形成された第１、第
２の第２導電型拡散層と、これらの相互間に存在するチ
ャネル領域上に第１の絶縁膜を介して形成された浮遊ゲ
ート電極と、この浮遊ゲート電極上にさらに第２の絶縁
膜を介して形成された制御ゲート電極と、これらによっ
て構成される積層体の側壁に第３の絶縁膜を介して形成
された選択ゲート電極とを備えた不揮発性半導体記憶装
置において、 記憶情報の書き込み時、上記制御ゲート電極、選択ゲー
ト電極、および第１の第２導電型拡散層に同一極性の電
位をそれぞれ印加し、上記浮遊ゲート電極中に荷電キャ
リアを注入する手段と、記憶情報の読み出し時、上記選
択ゲート電極に書き込み時よりも高い電位を、制御ゲー
ト電極、および第１の第２導電型拡散層に書き込み時よ
りも低い電位をそれぞれ印加し、上記浮遊ゲート下のチ
ャネル形成の有無を調べることにより、記憶情報を表す
浮遊ゲートの帯電状態を調べる手段と、記憶情報の消去
時、上記選択ゲート電極に書き込み時よりも高い電位を
印加し、上記浮遊ゲート中の荷電キャリアを選択ゲート
に向けて引き抜く手段とを具備することを特徴とする不
揮発性半導体記憶装置。 - （３）第１導電型の半導体基板内に形成された第１、第
２の第２導電型拡散層と、これらの相互間に存在するチ
ャネル領域上に第１の絶縁膜を介して形成された浮遊ゲ
ート電極と、この浮遊ゲート電極上にさらに第２の絶縁
膜を介して形成された制御ゲート電極と、これらによっ
て構成された積層体の一方の側壁に第３の絶縁膜を介し
て形成された選択ゲート電極と、他方の側壁に第４の絶
縁膜を介して形成された消去ゲート電極とを備えた不揮
発性半導体記憶装置において、 記憶情報の書き込み時、上記制御ゲート電極、選択ゲー
ト電極、消去ゲート電極、および第１の第２導電型拡散
層に同一極性の電位をそれぞれ印加し、上記浮遊ゲート
電極中に荷電キャリアを注入する手段と、 記憶情報の読み出し時、上記選択ゲート電極に書き込み
時よりも高い電位を、制御ゲート電極、消去ゲート電極
、および第１の第２導電型拡散層に書き込み時よりも低
い電位をそれぞれ印加し、上記浮遊ゲート下のチャネル
形成の有無を調べることにより、記憶情報を表す浮遊ゲ
ートの帯電状態を調べる手段と、 記憶情報の消去時、上記消去ゲート電極に書き込み時よ
りも高い電位を印加し、上記浮遊ゲート中の荷電キャリ
アを消去ゲートに向けて引き抜く手段とを具備すること
を特徴とする不揮発性半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19683689A JP2597719B2 (ja) | 1989-07-31 | 1989-07-31 | 不揮発性半導体記憶装置およびその動作方法 |
| US07/559,608 US5091882A (en) | 1989-07-31 | 1990-07-30 | Nonvolatile semiconductor memory device and method of operating the same |
| KR1019900011717A KR910003818A (ko) | 1989-07-31 | 1990-07-31 | 불휘발성 반도체기억장치 및 그 동작방법 |
| EP19900114695 EP0411573A3 (en) | 1989-07-31 | 1990-07-31 | Nonvolatile semiconductor memory device and method of operating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19683689A JP2597719B2 (ja) | 1989-07-31 | 1989-07-31 | 不揮発性半導体記憶装置およびその動作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0362574A true JPH0362574A (ja) | 1991-03-18 |
| JP2597719B2 JP2597719B2 (ja) | 1997-04-09 |
Family
ID=16364474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19683689A Expired - Lifetime JP2597719B2 (ja) | 1989-07-31 | 1989-07-31 | 不揮発性半導体記憶装置およびその動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5091882A (ja) |
| EP (1) | EP0411573A3 (ja) |
| JP (1) | JP2597719B2 (ja) |
| KR (1) | KR910003818A (ja) |
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| US8222686B2 (en) | 2002-04-18 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor integrated circuit device and a method of manufacturing the same |
| JP2015526907A (ja) * | 2012-08-23 | 2015-09-10 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | ゲートの下のドーパントの拡散を低減することによるメモリセルの形成方法 |
| JP2015529975A (ja) * | 2012-08-23 | 2015-10-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | デプレッションモード浮遊ゲートチャネルを備えた分割ゲートメモリセル、及びその製造方法 |
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