CN1976041B - 非易失性半导体存储器件及其制造方法 - Google Patents

非易失性半导体存储器件及其制造方法 Download PDF

Info

Publication number
CN1976041B
CN1976041B CN2006101528369A CN200610152836A CN1976041B CN 1976041 B CN1976041 B CN 1976041B CN 2006101528369 A CN2006101528369 A CN 2006101528369A CN 200610152836 A CN200610152836 A CN 200610152836A CN 1976041 B CN1976041 B CN 1976041B
Authority
CN
China
Prior art keywords
mentioned
gate electrode
dielectric film
electric charge
charge accumulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101528369A
Other languages
English (en)
Other versions
CN1976041A (zh
Inventor
折田敏幸
招淳也
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Publication of CN1976041A publication Critical patent/CN1976041A/zh
Application granted granted Critical
Publication of CN1976041B publication Critical patent/CN1976041B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823493—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供一种非易失性半导体存储器件及其制造方法。防止了因从存储单元部向周边电路晶体管注入电荷而导致热载子流特性劣化。在MONOS构造的非易失性半导体存储器件中，在硅衬底(41)的表面区域形成有信息存储用的存储单元部(42)、和用于对该存储单元部(42)进行信息的写入和读出的周边电路部(43)。在存储单元部(42)中形成有多个存储单元(50-1)，在周边电路部(43)中形成有多个周边电路晶体管(60)。构成为在周边电路晶体管中不存在电荷蓄积层的构造。由此，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载子流特性。

Description

非易失性半导体存储器件及其制造方法
技术领域
本发明涉及MONOS(Metal-Oxide-Nitride-Oxide-Semiconductor)构造等的非易失性半导体存储器件及其制造方法。
背景技术
作为非易失性半导体存储器件之一，已知有MONOS构造的存储器件。
对于MONOS构造而言，例如在衬底与栅电极之间设有ONO膜(由氧化膜-作为绝缘膜的氮化膜-氧化膜构成的3层叠层膜)。由于在ONO膜的氮化膜中存在的大量的陷阱能够捕获并蓄积电荷，所以通过使电荷出入该陷阱，能够使之作为非易失性半导体存储器件来发挥功能。
在使电荷出入的方法中，有在栅电极之下的整个面上使电子以隧道电流出入来进行写入和擦除的方法、和使用热载流子的方法。前者的使用隧道电流的方法能够增加改写的次数，并可确保高可靠性。而后者的使用热载流子的方法可降低写入、擦除的动作电压(由此可降低制造成本)，而且可提高速度。
作为与这样的MONOS构造的非易失性半导体存储器件相关的技术，例如有下面的专利文献所记载的技术。
[专利文献1]日本特开2005-64295号公报
图8(a)、(b)是表示专利文献1等所记载的以往的MONOS构造的非易失性半导体存储器件的概略结构的结构图，其中图(a)是示意纵剖面图，图(b)是该图(a)的存储单元的等效电路图。
如图8(a)所示，例如，在P型硅衬底1上形成有信息存储用存储单元部2、和用于对该存储单元部2进行信息的写入和读出的周边电路部3。在存储单元部2中形成有多个存储单元10-1、10-2、…，在周边电路部3中形成有多个周边电路晶体管(例如N沟道型MOS晶体管、以下把其称为“NMOS”)20、…。
存储单元10-1包括：在硅衬底1的表面区域相隔规定间隔而形成的由高浓度N型(N+型)杂质层11构成的源极区域11S和漏极区域11D、位于该源极区域11S和漏极区域11D之间的沟道形成区域12、形成在源极区域11S和沟道形成区域12之间的由低浓度N型(N-型)杂质层13构成的源极侧N-型区域13S、形成在漏极区域11D和沟道形成区域12之间的由N型(N-型)杂质层13构成的漏极侧N-型区域13D、在沟道形成区域12上隔着栅极氧化膜14而形成的栅电极15、形成在源极侧N-型区域13S上的电荷蓄积部16-1、和在漏极侧N-型区域13D上形成的电荷蓄积部16-2。
各个电荷蓄积部16-1、16-2由形成在N-型区域13S、13D上的隧道氧化膜16a、形成在该隧道氧化膜16a上的由硅氮化膜构成的电荷蓄积层16b、和具有形成在该电荷蓄积层16b上的NSG(NoN-doped SiO2)膜16c的ONO叠层绝缘膜构成。
周边电路NMOS20包括：在硅衬底1的表面区域相隔规定间隔而形成的由N+型杂质层11构成的源极区域11S和漏极区域11D、位于该源极区域11S和漏极区域11D之间的沟道形成区域12、在该沟道形成区域12上隔着栅极氧化膜14形成的栅电极15。该NMOS20由于是通过与制造存储单元10-1、10-2、…相同的制造工序来制造，所以具有形成在源极区域11S和沟道形成区域12之间的源极侧N-型区域13S、形成在漏极区域11D和沟道形成区域12之间的漏极侧N-型区域13D、形成在源极侧N-型区域13S上的电荷蓄积部16-1、和形成在漏极侧N-型区域13D上的电荷蓄积部16-2。
在存储单元10-1、10-2、…、以及NMOS20、…上，淀积有NSG层31。在NSG层31上，在源极区域11S、漏极区域11D、以及栅电极15等部位形成有接触孔，在该接触孔内填充有钨(W)32，与该NSG层31上的金属布线33电连接。
如图8(b)所示，例如在存储单元10-1的等效电路中，具有NMOS10A，其源极侧通过源极侧N-型区域13S的可变电阻器与源极区域11S连接，其漏极侧通过漏极侧N-型区域11D的可变电阻器与漏极区域11D连接。
下面，对该存储单元10-1的动作例(1)～(3)进行说明。
作为该动作的一例，说明对存储单元10-1的漏极区域11D侧进行信息(逻辑值“1”或“0”)的记录(写入和擦除)以及读出的情况。在对源极区域11S侧进行同样的动作的情况下，只要反转源极区域11S和漏极区域11D之间的电压，即可进行同样的动作。
(1)信息的记录(写入)
例如，采用以下的方法进行向存储单元10-1的信息(逻辑值“1”或“0”)的写入动作。这里，对把初始状态设为在电荷蓄积部16-1、16-2中未蓄积电荷的状态(相当于逻辑值“1”)、在漏极区域11D侧写入作为信息的逻辑值“0”的情况进行说明。
在漏极区域11D侧，是通过向漏极区域11D施加正电压(+Vdw)、向栅电极15施加正电压(+Vgw)、并且使源极区域11S为接地电压，来进行作为逻辑值“0”的信息的写入。根据这样的写入条件，电场向杂质浓度比漏极区域11D低的漏极侧N-型区域13D的周边集中。由此，在漏极侧N-型区域13D，因碰撞电离而产生的热载流子、即热电子(也称为高能电子)高效地集中产生。其结果是，该热电子从漏极侧N-型区域13D越过隧道氧化膜16a的能量势垒，有选择地注入电荷蓄积部16-2内，由此能够进行信息的写入。
(2)信息的读出
采用以下的方法进行漏极区域11D侧的信息读出。
对源极区域11S施加正电压(+Vsr)、向栅电极15施加正电压(+Vgr)、并使漏极区域11D为接地电压。在被写入了逻辑值“0”的漏极区域11D侧，由于在电荷蓄积部16-2中蓄积有电荷(电子)，所以漏极侧N-型区域13D的电阻值上升。其结果是，成为难以向沟道形成区域12提供载流子的状态，不能流过足够的电流。另一方面，在初始状态的逻辑值“1”的情况下，由于在电荷蓄积部16-2中未蓄积电荷，所以漏极侧N-型区域13D的电阻值不变。其结果是，载流子被提供给沟道形成区域12，从而流过足够的电流。这样，利用流过NMOS10A的电流值的不同，可准确地判断出是写入了逻辑值“1”还是“0”。
(3)信息的记录(擦除)
采用以下的方法进行漏极区域11D侧的信息的擦除。
例如，只要对写入有逻辑值“0”的漏极区域11D侧的电荷蓄积部16-2，进行用于中和蓄积在该电荷蓄积部16-2中的电荷的紫外线照射或加热处理(包括在高温气氛下的放置)等即可。
如上所述，根据存储单元10-1，在进行信息的写入时，由于能使电场集中于杂质浓度比被施加了电压的源极区域11S或漏极区域11D低的N-型区域13S、13D的周边，所以能够使作为热载流子的电荷的产生高效地集中在N-型区域13S、13D。其结果是，能够从N-型区域13S、13D向电荷蓄积部16-1、16-2有选择地注入电荷。通过把电荷蓄积并保持在电荷蓄积部16-1、16-2中，可高效地进行信息(逻辑值“0”或“1”)的写入。
另一方面，能够利用根据电荷蓄积部16-1、16-2蓄积的电荷的有无而变化的N-型区域13S、13D的电阻值的不同，来进行信息的读出。即，在通过信息的写入使电荷蓄积部16-1、16-2带电的情况下，由于N-型区域13S、13D的电阻值的上升，而成为难以供给载流子的状态，不能流过足够的电流。与此相反，在电荷蓄积部16-1、16-2未带电的情况下，由于N-型区域13S、13D的电阻值不变，所以被供给载流子，从而流过足够的电流。利用这种不同，可准确地判别出逻辑值“0”或“1”。
这样，由于能够以组合了有助于信息的高效写入和读出的N-型区域13S、13D、和能蓄积电荷的电荷蓄积部16-1、16-2的简单构造，来实现非易失性半导体存储器件，所以可降低成本。
这样的非易失性半导体存储器件的以往的制造方法，为了减少在光刻技术中所使用的掩模和制造工序数等来简化制造工序，是采用使存储单元部2和周边电路部3构成相同构造的工序进行制造。
但是，在以往的非易失性半导体存储器件及其制造方法中，由于存储单元部2中的存储单元晶体管(NMOS10A)、和周边电路部3中的周边电路晶体管(NMOS20)采用相同的构造，所以周边电路晶体管也被注入电荷，导致热载流子特性劣化。例如，从周边电路部3中的NMOS20的源极区域11S向漏极区域11D移动过来的电子，因漏极侧N-型区域13D附近的高电场而产生碰撞电离或雪崩倍增，生成电子-空穴对。此时，存在以下问题：电子和空穴的一部分(高能的部分)通过隧道氧化膜16a而注入到栅电极侧壁的电荷蓄积层16b，导致热载流子特性劣化。
发明内容
本发明中的方案1、2所涉及的发明提供一种非易失性半导体存储器件及其制造方法，该非易失性半导体存储器件通过把电荷蓄积于由绝缘层构成的电荷蓄积层来存储信息，其特征在于，存储单元晶体管是存在电荷蓄积层的构造，周边电路晶体管具有不存在电荷蓄积层的构造。
方案3、4所涉及的发明提供一种非易失性半导体存储器件及其制造方法，该非易失性半导体存储器件通过把电荷蓄积于由绝缘层构成的电荷蓄积层来存储信息，其特征在于，具有位于存储单元晶体管和周边电路晶体管的栅电极侧壁上的第1、第2绝缘膜的下部周边的膜厚不同的构造。
方案5、6所涉及的发明提供一种非易失性半导体存储器件及其制造方法，该非易失性半导体存储器件通过把电荷蓄积于由绝缘层构成的电荷蓄积层来存储信息，其特征在于，具有存储单元晶体管和周边电路晶体管的第1、第2低浓度杂质层的宽度不同的构造。
方案7、8所涉及的发明提供一种非易失性半导体存储器件及其制造方法，该非易失性半导体存储器件通过把电荷蓄积于由绝缘层构成的电荷蓄积层来存储信息，其特征在于，具有存储单元晶体管和周边电路晶体管的栅电极与半导体杂质层(例如源极区域/漏极区域)之间的距离不同的构造。
根据方案1、2所涉及的发明，通过采用存储单元晶体管存在电荷蓄积层、而周边电路晶体管不存在电荷蓄积层的构造，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载流子特性。
根据方案3、4所涉及的发明，通过使位于存储单元晶体管和周边电路晶体管的栅电极侧壁上的第1、第2绝缘膜的下部周边的膜厚形成为不同的厚度，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载流子特性。
根据方案5～8所涉及的发明，通过构成改变存储单元晶体管和周边电路晶体管的低浓度杂质层的宽度、或者从栅电极到半导体杂质层(例如高浓度杂质层)的距离来使周边电路晶体管不会发生电荷注入的构造，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载流子特性。
附图说明
图1是表示本发明实施例1的MONOS构造的非易失性半导体存储器件的概略结构图。
图2-1是表示图1的非易失性半导体存储器件的制造方法例的制造工序图。
图2-2是表示图1的非易失性半导体存储器件的制造方法例的制造工序图。
图3是表示图1的实施例1与以往的热载流子特性的比较数据的图。
图4是表示本发明实施例2的MONOS构造的非易失性半导体存储器件的示意纵剖面图。
图5-1是表示图4的非易失性半导体存储器件的制造方法例的制造工序图。
图5-2是表示图4的非易失性半导体存储器件的制造方法例的制造工序图。
图6是表示本发明实施例3的MONOS构造的非易失性半导体存储器件的示意纵剖面图。
图7-1是表示图6的非易失性半导体存储器件的制造方法例的制造工序图。
图7-2是表示图6的非易失性半导体存储器件的制造方法例的制造工序图。
图8是表示以往的MONOS构造的非易失性半导体存储器件的概略结构图。
图中：41-硅衬底；42-存储单元部；43-周边电路部；50-1、50-2-存储单元；51-N+型杂质层；53-N-型杂质层；55-栅电极；56-1、56-2-电荷蓄积部。
具体实施方式
非易失性半导体存储器件具有存储单元部、和控制对上述存储单元部的存储动作的周边电路部，该存储单元部具有多个存储单元晶体管，该周边电路部具有多个周边电路晶体管。
上述存储单元晶体管具有第1栅电极；形成在上述第1栅电极的侧壁和上述侧壁的下部周边的第1绝缘膜；在上述第1绝缘膜的上述下部周边上且在上述第1绝缘膜的侧面上形成的由绝缘膜构成的电荷蓄积层；和形成在上述电荷蓄积层的侧面上的第1侧墙(sidewall)。
上述周边电路晶体管形成在上述存储单元部附近，其具有第2栅电极、形成在上述第2栅电极的侧壁和上述侧壁的下部周边的第2绝缘膜、和形成在上述第2绝缘膜的侧面上的第2侧墙。
[实施例1]
(实施例1的结构)
图1(a)、(b)是表示本发明的实施例1的MONOS构造的非易失性半导体存储器件的概略的结构图，该图(a)是其示意纵剖面图，该图(b)是该图(a)中的存储单元的等效电路图。
如图1(a)所示，在本实施例1中的MONOS构造的非易失性半导体存储器件中，例如，在P型硅衬底41的表面区域，形成有信息存储用的存储单元部42、和用于对该存储单元部42进行信息的写入和读出的周边电路部43。在存储单元部42中形成有多个存储单元50-1、50-2、…，在周边电路部43中形成有多个周边电路晶体管(例如NMOS)60、…。
本实施例1的非易失性半导体存储器件与以往的非易失性半导体存储器件的基本不同点是，存储单元部42中的存储单元50-1、50-2、…是存在电荷蓄积层的构造，而周边电路晶体管采用不存在电荷蓄积层的构造。
各个存储单元50-1、50-2、…具有相同的构造。例如存储单元50-1包括：在硅衬底41的表面区域相隔规定间隔形成的由N+型杂质层51构成的源极区域51S和漏极区域51D、位于该源极区域51S和漏极区域51D之间的沟道形成区域52、形成在源极区域51S和沟道形成区域52之间的由N-型杂质层53构成的源极侧N-型区域53S、形成在漏极区域51D和沟道形成区域52之间的由N-型杂质层53构成的源极侧N-型区域53D、在沟道形成区域52上隔着栅极绝缘膜(例如栅极氧化膜)54而形成的由多晶硅等构成的栅电极55、形成在源极侧N-型区域53S上的电荷蓄积部56-1、和形成在漏极侧N-型区域53D上的电荷蓄积部56-2。
N-型区域53S、53D是用于为了向电荷蓄积部56-1、56-2选择性地注入电荷而使电场集中于该N-型区域53S、53D周边的区域。通过设置该区域，能够使热载流子的产生集中于N-型区域53S、53D。各个电荷蓄积部56-1、56-2由形成在N-型区域53S、53D上的隧道氧化膜56a、形成在该隧道氧化膜56a上的由硅氮化膜(SiN)构成的电荷蓄积层56b、和具有形成在该电荷蓄积层56b上的绝缘膜(例如NSG膜)56c的ONO叠层绝缘膜构成。
周边电路NMOS60由在硅衬底41的表面区域相隔规定间隔形成的由N+型杂质层51构成的源极区域51S和漏极区域51D、位于该源极区域51S和漏极区域51D之间的沟道形成区域52、在该沟道形成区域52上隔着栅极氧化膜54形成的栅电极55构成。该NMOS60由于是采用与存储单元50-1、50-2、…大致相同的制造工序来制造，所以，具有形成在源极区域51S和沟道形成区域52之间的源极侧N-型区域53S、形成在漏极区域51D和沟道形成区域52之间的漏极侧N-型区域53D、和形成在N-型区域53S、53D上的隧道氧化膜56a和NSG膜56c，但未设置电荷蓄积层56b。
在存储单元50-1、50-2、…、以及NMOS60、…上，淀积有绝缘层(例如NSG层)71。在NSG层71上，在源极区域51S、漏极区域51D、以及栅电极55等部位形成有接触孔，在该接触孔内填充有例如钨(W)72，与该NSG层71上的金属布线73电连接。
如图1(b)所示，例如，在存储单元50-1的等效电路中，具有NMOS50A，并且其源极侧通过源极侧N-型区域53S的可变电阻器与源极区域51S连接，漏极区域51D通过漏极侧N-型区域53D的可变电阻器与漏极区域51D连接。
该存储单元50-1能够与以往大致相同地进行信息的记录(写入)、信息的读出以及信息的记录(擦除)。
(实施例1的制造方法)
图2-1和图2-2是表示图1的非易失性半导体存储器件的制造方法例的制造工序图。
本实施例1的非易失性半导体存储器件例如通过下述的制造工序(1)～(6)进行制造。
制造工序(1)：
在P型硅衬底41上形成栅极氧化膜(SiO2)54，并淀积多晶硅(PolySi)膜。然后，在其上形成抗蚀剂膜，并使用光刻技术在多晶硅膜上形成栅电极55的图形。使用干法蚀刻进行多晶硅膜的蚀刻，形成栅电极55。通过灰化(ashing)技术和湿式(wet)清洗，除去抗蚀剂膜。
制造工序(2)：
以栅电极55为掩模，除去其周围的栅极氧化膜54，然后，利用热氧化法形成隧道氧化膜56a。以被隧道氧化膜56a覆盖的栅电极55为掩模，利用离子注入法(implant法)，向硅衬底41注入N-型杂质离子，形成N-型杂质层53。注入条件是，例如注入le13(ions/cm2)程度的砷(As)。
制造工序(3)：
利用CVD法整面淀积电荷蓄积层56b用的氮化硅膜(SiN)56b。然后，整面形成抗蚀剂膜，使用光刻技术在存储单元部42上形成抗蚀剂膜的保护图形56b-1。使用各向同性等离子体蚀刻技术(例如，ChemicalDry Etching)，以保护图形56b-1为掩模，除去氮化硅膜56b。
制造工序(4)：
利用灰化技术和湿式清洗，除去由抗蚀剂膜构成的保护图形56b-1。利用CVD法整面淀积NSG膜56c-1。
制造工序(5)：
利用干法蚀刻技术，对NSG膜56c-1进行整面蚀刻，形成作为侧墙(SW)的NSG膜56c。然后，以栅电极55和NSG膜56c为掩模，利用离子注入法，向硅衬底41注入N+型杂质的离子，形成N+型杂质层51。注入条件是，例如注入le15(ions/cm2)程度的砷(As)。
制造工序(6)：
利用CVD法，整面淀积NSG层71。形成抗蚀剂膜，利用光刻技术，对NSG层71进行接触孔71a的图形形成。利用干法蚀刻技术，进行NSG层71/氮化硅膜56b的蚀刻，形成接触孔71a的图形，利用灰化技术和湿式清洗，除去抗蚀剂。利用CVD法，淀积钨(W)/氮化钛(TiN)。利用CMP(Chemical Mechanical Polishing)法或回蚀(Etch Back)法，以钨72进行接触孔71a的填埋。
利用溅射法，淀积布线用的铝/氮化钛。形成抗蚀剂膜，利用光刻技术进行金属布线73的图形形成。利用干法蚀刻进行铝/氮化钛的金属蚀刻，形成金属布线73的图形。然后，通过灰化技术和湿式清洗，除去抗蚀剂膜，至此制造工序结束。
(实施例1的效果)
根据本实施例1，具有以下(A)、(B)所述的效果。
(A)通过采用存储单元50-1、50-2、…存在电荷蓄积层56b的构造、周边电路晶体管(NMOS60等)不存在电荷蓄积层56b的构造，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载流子特性。
(B)图3是表示图1的实施例1与以往的热载流子特性的比较数据的图。该图3的曲线的横轴表示时间(例如，1.0E+1表示10sec、1.0E+2表示100sec，以指数形式表示。)，纵轴表示因泄漏而产生的漏极/源极电流。电压条件是：漏极电压VD＝3.6V、栅极电压VG＝3.6V、源极电压＝0V、衬底电压VB＝0V，测定条件是：漏极电压VD＝3V、栅极电压VG＝3V、源极电压VS＝0V。
可以看到，通过使用衬底电压VB＝0V时的本实施例1，与以往相比，提高了热载流子特性。
[实施例2]
(实施例2的构造)
图4是表示本发明的实施例2的MONOS构造的非易失性半导体存储器件的示意纵剖面图，其中，对与表示实施例1的图1中的要素相同的要素采用相同的符号进行标记。
本实施例2的MONOS构造的非易失性半导体存储器件，与实施例1一样，在P型硅衬底41的表面区域形成有信息存储用的存储单元部42和用于对该存储单元部42进行信息的写入和读出的周边电路部43。在存储单元部42中，形成有多个存储单元50-1、50-2、…，在周边电路部43中形成有多个周边电路晶体管(例如NMOS)60A、…。
本实施例2的非易失性半导体存储器件与实施例1的构造的不同点是，构成为通过改变隧道氧化膜56a、56A的膜厚，来使周边电路晶体管不发生电荷注入的构造，该隧道氧化膜56a、56A存在于位于存储单元50-1、50-2、…、和周边电路晶体管(例如NMOS60A)的栅电极55侧壁处的、由NSG膜56c构成的作为侧墙间隔体的电荷蓄积层56b的下部。即，通过使存在于周边电路晶体管(例如NMOS60A)侧的电荷蓄积层56b下部的隧道氧化膜56A的膜厚大于存在于存储单元50-1、50-2、…侧的电荷蓄积层56b下部的隧道氧化膜56a的膜厚，来抑制电荷注入。
其理由是，例如，在周边电路NMOS60A中，为了向电荷蓄积层56b注入电子，必须使用在漏极侧N-型区域53D附近产生的(能量大的)电子，来隧穿(作为隧道电流穿过)存在于电荷蓄积层56b下部的隧道氧化膜56A，才能注入。隧道电流用Fowler-Noldheime电流表示，其与隧道氧化膜56A的膜厚之间具有指数函数的相关关系。因此，当隧道氧化膜56A的膜厚增加时，隧道电流急剧减少，电子注入变得困难。
其它的构造与实施例1相同。
(实施例2的制造方法)
图5-1和图5-2是表示图4的非易失性半导体存储器件的制造方法例的制造工序图，对于与表示实施例1的制造工序的图2-1、图2-2中的要素相同的要素采用相同的符号进行标记。
本实施例2的非易失性半导体存储器件例如通过下述的制造工序(1)～(7)进行制造。
制造工序(1)：
与实施例1一样，在P型硅衬底41上形成栅极氧化膜54，并淀积多晶硅膜。然后，在其上形成抗蚀剂膜，并使用光刻技术在多晶硅膜上形成栅电极55的图形。使用干法蚀刻进行多晶硅膜的蚀刻，形成栅电极55。通过灰化技术和湿式清洗，除去抗蚀剂。
制造工序(2)：
把栅电极55作为掩模，除去其周围的栅极氧化膜54，然后，利用热氧化法形成第1隧道氧化膜56a-1。以被第1隧道氧化膜56a-1覆盖的栅电极55为掩模，利用离子注入法，向硅衬底41注入N-型杂质离子，形成N-型杂质层53。注入条件是，例如注入le13(ions/cm2)程度的砷(As)。
制造工序(3)：
整面形成抗蚀剂膜，使用光刻技术，形成覆盖周边电路部43的由抗蚀剂膜构成的保护图形56b-2。使用湿法蚀刻技术，以保护图形56b-2为掩模，除去存储单元部42的第1隧道氧化膜56a-1。
制造工序(4)：
利用灰化技术和湿式清洗，除去由抗蚀剂膜构成的保护图形56b-2。利用热氧化法，在整个面上形成第2隧道氧化膜56a。
制造工序(5)：
利用CVD法淀积SiN膜56b，然后，利用CVD法淀积NSG膜56c-1。
制造工序(6)：
利用干法蚀刻技术，对NSG膜56c-1进行整面蚀刻，形成作为侧墙(SW)的NSG膜56c。然后，以栅电极55和NSG膜56c为掩模，利用离子注入法，向硅衬底41注入N+型杂质的离子，形成N+型杂质层51。注入条件是，例如注入le15(ions/cm2)程度的砷(As)。
制造工序(7)：
与实施例1基本相同，利用CVD法，在整个面上淀积NSG层71。形成抗蚀剂膜，利用光刻技术，对NSG层71进行接触孔71a的图形形成。利用干法蚀刻技术，进行NSG层71的蚀刻，形成接触孔71a的图形，通过灰化技术和湿式清洗，除去抗蚀剂膜。利用CVD法，淀积钨/氮化钛。利用CMP法或回蚀法，以钨72填埋接触孔71a。
利用溅射法淀积布线用的铝/氮化钛。形成抗蚀剂膜，利用光刻技术进行金属布线73的图形形成。利用干法蚀刻技术，进行铝/氮化钛的金属蚀刻，形成金属布线73的图形。然后，通过灰化技术和湿式清洗，来除去抗蚀剂膜，至此制造工序结束。
(实施例2的效果)
根据本实施例2，通过改变隧道氧化膜56a、56A的膜厚，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载流子特性，上述隧道氧化膜56a、56A存在于位于存储单元50-1、50-2、…、和周边电路晶体管(例如NMOS60A)的栅电极55侧壁处的、由NSG膜构成的作为侧墙间隔体的电荷蓄积层56b的下部。
[实施例3]
(实施例3的构造)
图6是表示本发明的实施例3的MONOS构造的非易失性半导体存储器件的示意纵剖面图，其中，对与表示实施例1的图1中的要素相同的要素采用相同的符号进行标记。
本实施例3的MONOS构造的非易失性半导体存储器件，与实施例1一样，在P型硅衬底41的表面区域形成有信息存储用的存储单元部42和用于对该存储单元部42进行信息的写入和读出的周边电路部43。在存储单元部42中，形成有多个存储单元50-1B、50-2B、…，在周边电路部43中形成有多个周边电路晶体管(例如NMOS)60B、…。
本实施例3的非易失性半导体存储器件与实施例1的构造的不同点是，构成为在存储单元50-1B、50-2B、…、和周边电路晶体管(例如NMOS60B)的电荷蓄积部56-1、56-2的侧壁，形成有由NSG膜56d构成的侧墙，通过改变存储单元50-1B、50-2B、…、和周边电路NMOS60B的N-型区域53S、53D的尺寸，来使周边电路NMOS60B不会发生电荷注入。即，通过使周边电路NMOS60B侧的N-型区域53S、53D的宽度大于存储单元50-1B、50-2B、…侧的N-型区域53S、53D的宽度，来抑制对周边电路NMOS60B的电荷注入。
其理由是，N-型区域53S、53D是为了降低漏极附近的电场而设置的，N-型区域53S、53D的宽度越大，则漏极附近的电场越弱。漏极附近电场减弱后，能量大的电子和空穴的产生率下降，从而电荷蓄积层16b的电子注入率下降，热载流子特性提高。
其它的构造与实施例1相同。
(实施例3的制造方法)
图7-1和图7-2是表示图6的非易失性半导体存储器件的制造方法例的制造工序图，对于与表示实施例1的制造工序的图2-1、图2-2中的要素相同的要素采用相同的符号进行标记。
本实施例3的非易失性半导体存储器件，例如通过下述的制造工序(1)～(7)进行制造。
制造工序(1)：
与实施例1一样，在P型硅衬底41上形成栅极氧化膜54，并淀积多晶硅膜。然后，在其上形成抗蚀剂膜，并使用光刻技术在多晶硅膜上形成栅电极55的图形。使用干法蚀刻进行多晶硅膜的蚀刻，形成栅电极55。利用灰化技术和湿式清洗，除去抗蚀剂。
制造工序(2)：
与实施例1一样，以栅电极55为掩模，除去其周围的栅极氧化膜54，然后，利用热氧化法形成隧道氧化膜56a。以被隧道氧化膜56a覆盖的栅电极55为掩模，利用离子注入法，向硅衬底41注入N-型杂质离子，形成N-型杂质层53。注入条件是，例如注入le13(ions/cm2)程度的砷(As)。
制造工序(3)：
利用CVD法淀积SiN膜56b，然后利用CVD法淀积NSG膜56c-1。
制造工序(4)：
利用干法蚀刻技术，对NSG膜56c-1进行整面蚀刻，形成侧墙，并在栅电极55的两侧壁上形成电荷蓄积部56-1、56-2。形成抗蚀剂膜，并使用光刻技术形成周边电路部43的保护图形56b-3。然后，以栅电极55、电荷蓄积部56-1、56-2和保护图形56a-1为掩模，利用离子注入法，向硅衬底41注入N+型杂质离子，形成由N+型杂质层51构成的源极区域51S和漏极区域51D。注入条件是，例如注入le15(ions/cm2)程度的砷(As)。
制造工序(5)：
利用灰化技术和湿式清洗，除去抗蚀剂膜。利用CVD法淀积NSG膜56d-1。
制造工序(6)：
利用干法蚀刻技术，对NSG膜56d-1进行整面蚀刻，形成侧墙，在电荷蓄积部56-1、56-2的侧壁上形成NSG膜56d。形成抗蚀剂膜，使用光刻技术，在存储单元部42上形成保护图形56b-4。以周边电路部43的栅电极55、电荷蓄积部56-1、56-2以及保护图形56a-4为掩模，利用离子注入法向硅衬底41注入N+型杂质离子，在周边电路部43形成由N+型杂质层51构成的源极区域51S和漏极区域51D。注入条件是，例如注入le15(ions/cm2)程度的砷(As)。利用灰化技术和湿式清洗，除去由抗蚀剂膜构成的保护图形56a-4。
制造工序(7)：
与实施例1基本相同，利用CVD法，在整个面上淀积NSG层71。形成抗蚀剂膜，利用光刻技术，对NSG层71进行接触孔71a的图形形成。利用干法蚀刻技术，进行NSG层71的蚀刻，形成接触孔71a的图形，利用灰化技术和湿式清洗，除去抗蚀剂膜。利用CVD法，淀积钨/氮化钛。利用CMP法或回蚀法，以钨72填埋接触孔71a。
利用溅射法淀积布线用的铝/氮化钛。形成抗蚀剂膜，利用光刻技术进行金属布线73的图形形成。利用干法蚀刻技术，进行铝/氮化钛的金属蚀刻，形成金属布线73的图形。然后，利用灰化技术和湿式清洗，除去抗蚀剂膜，至此制造工序结束。
(实施例3的效果)
根据本实施例3，具有以下(A)、(B)所述的效果。
(A)通过采用改变存储单元50-1B、50-2B、…和周边电路NMOS60B的N-型区域53S、53D的尺寸，来使周边电路NMOS60B不会发生电荷注入的构造，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载流子特性。
(B)在图6的非易失性半导体存储器件中，也可以省略源极侧N-型区域53S和漏极侧N-型区域53D。这样的器件中，通过采用改变从栅电极55到源极区域51S/漏极区域51D的距离，来使周边电路晶体管不产生电荷注入的构造，可防止周边电路晶体管的电荷注入，从而提高周边电路晶体管的热载子流特性。
另外，本发明不限于上述的实施例1～3，可以对非易失性半导体存储器件的剖面结构、构成材料、或其制造工序等进行各种变更。

Claims (6)

1.一种非易失性半导体存储器件，其特征在于，具有存储单元部和周边电路部，
上述存储单元部具有多个存储单元晶体管，该存储单元晶体管具有：第1栅电极、形成在上述第1栅电极的侧壁和上述第1栅电极的侧壁的下部周边的第1绝缘膜、以及形成在上述第1绝缘膜的侧面的第1侧墙，
上述周边电路部形成在上述存储单元部附近，用于控制对上述存储单元部的存储动作，具有多个周边电路晶体管，该周边电路晶体管具有：第2栅电极、形成在上述第2栅电极的侧壁和上述第2栅电极的侧壁的下部周边的第2绝缘膜、以及形成在上述第2绝缘膜的侧面的第2侧墙，
在上述存储单元部和上述周边电路部中，在上述存储单元部的上述第1绝缘膜的上述下部周边上、且在上述第1绝缘膜的侧面与上述第1侧墙之间，形成有由绝缘膜构成的电荷蓄积层，在上述周边电路部中未形成电荷蓄积层。
2.一种非易失性半导体存储器件的制造方法，其特征在于，包括以下步骤：
在衬底上形成存储单元晶体管的第1栅电极、和周边电路晶体管的第2栅电极；
以上述第1栅电极和上述第2栅电极为掩模，向上述衬底注入低浓度杂质离子；
在包含上述第1和第2栅电极的区域，形成由绝缘膜构成的电荷蓄积层，并形成覆盖上述电荷蓄积层的上述第1栅电极的部位的保护图形；
以上述保护图形为掩模，通过蚀刻来除去上述第2栅电极的部位的上述电荷蓄积层；
在除去了上述保护图形之后，在形成了上述电荷蓄积层后的上述第1栅电极的侧面和在除去了上述电荷蓄积层后的上述第2栅电极的侧面形成侧墙；以及
以形成了上述侧墙后的上述第1栅电极、上述第2栅电极和上述侧墙为掩模，向上述衬底注入高浓度杂质离子。
3.一种非易失性半导体存储器件，其特征在于，具有存储单元部和周边电路部，
上述存储单元部具有多个存储单元晶体管，该存储单元晶体管具有：第1栅电极、形成在上述第1栅电极的侧壁和上述第1栅电极的侧壁的下部周边的第1绝缘膜、在上述第1绝缘膜的上述下部周边上且在上述第1绝缘膜的侧面形成的由绝缘膜构成的第1电荷蓄积层、以及形成在上述第1电荷蓄积层的侧面的第1侧墙，
上述周边电路部形成在上述存储单元部附近，用于控制对上述存储单元部的存储动作，具有多个周边电路晶体管，该周边电路晶体管具有：第2栅电极、形成在上述第2栅电极的侧壁和上述第2栅电极的侧壁的下部周边的第2绝缘膜、在上述第2绝缘膜的上述下部周边上且在上述第2绝缘膜的侧面形成的由绝缘膜构成的第2电荷蓄积层、以及形成在上述第2电荷蓄积层的侧面的第2侧墙，上述第2绝缘膜的上述下部周边的膜厚大于上述第1绝缘膜的上述下部周边的膜厚。
4.一种非易失性半导体存储器件的制造方法，其特征在于，包括以下步骤：
在衬底上形成存储单元晶体管的第1栅电极、和周边电路晶体管的第2栅电极；
以上述第1栅电极和上述第2栅电极为掩模，向上述衬底注入低浓度杂质离子；
在上述第1栅电极的侧壁和上述第1栅电极的侧壁的下部周边形成第1绝缘膜，并且在上述第2栅电极的侧壁和上述第2栅电极的侧壁的下部周边形成膜厚比上述第1绝缘膜大的第2绝缘膜；
在上述第1绝缘膜的下部周边上且在上述第1绝缘膜的侧面、以及在上述第2绝缘膜的下部周边上且在上述第2绝缘膜的侧面，形成由绝缘膜构成的电荷蓄积层，并且在上述电荷蓄积层的侧面形成侧墙；以及
以在上述电荷蓄积层的侧面形成了侧墙后的上述第1栅电极和在上述电荷蓄积层的侧面形成了侧墙后的上述第2栅电极为掩模，向上述衬底注入高浓度杂质离子。
5.一种非易失性半导体存储器件，其特征在于，具有存储单元部和周边电路部，
上述存储单元部具有多个存储单元晶体管，该存储单元晶体管具有：第1栅电极、形成在上述第1栅电极的侧壁和上述第1栅电极的侧壁的下部周边的第1绝缘膜、在上述第1绝缘膜的上述下部周边上且在上述第1绝缘膜的侧面形成的由绝缘膜构成的第1电荷蓄积层、形成在上述第1电荷蓄积层的侧面的第1侧墙、形成在上述第1绝缘膜的下部周边之下的第1低浓度杂质层、和形成在上述第1低浓度杂质层的外缘的第1高浓度杂质层，
上述周边电路部形成在上述存储单元部附近，用于控制对上述存储单元部的存储动作，具有多个周边电路晶体管，该周边电路晶体管具有：第2栅电极、形成在上述第2栅电极的侧壁和上述第2栅电极的侧壁的下部周边的第2绝缘膜、在上述第2绝缘膜的上述下部周边上且在上述第2绝缘膜的侧面形成的由绝缘膜构成的第2电荷蓄积层、形成在上述第2电荷蓄积层的侧面的第2侧墙、形成在上述第2绝缘膜的下部周边之下的具有比上述第1低浓度杂质层大的宽度的第2低浓度杂质层、和形成在上述第2低浓度杂质层的外缘的第2高浓度杂质层。
6.一种非易失性半导体存储器件的制造方法，其特征在于，包括以下步骤：
在衬底上形成存储单元晶体管的第1栅电极、和周边电路晶体管的第2栅电极；
以上述第1栅电极和上述第2栅电极为掩模，向上述衬底注入低浓度杂质离子，形成低浓度杂质层；
在上述第1栅电极的侧壁和上述侧壁的下部周边形成第1绝缘膜，并且在上述第2栅电极的侧壁和上述侧壁的下部周边形成第2绝缘膜；
在上述第1绝缘膜的下部周边上且在上述第1绝缘膜的侧面、以及在上述第2绝缘膜的下部周边上且在上述第2绝缘膜的侧面，形成由绝缘膜构成的电荷蓄积层，并且分别在上述电荷蓄积层的侧面形成侧墙；
以在上述电荷蓄积层的侧面形成了侧墙后的上述第1栅电极和在上述电荷蓄积层的侧面形成了侧墙后的上述第2栅电极为掩模，向上述衬底注入高浓度杂质离子，形成高浓度杂质层，利用上述高浓度杂质层使上述第2绝缘膜下的上述低浓度杂质层比上述第1绝缘膜下的上述低浓度杂质层的宽度大。
CN2006101528369A 2005-12-02 2006-10-20 非易失性半导体存储器件及其制造方法 Active CN1976041B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2005348838A JP4906329B2 (ja) 2005-12-02 2005-12-02 不揮発性半導体記憶装置及びその製造方法
JP2005-348838 2005-12-02
JP2005348838 2005-12-02

Publications (2)

Publication Number Publication Date
CN1976041A CN1976041A (zh) 2007-06-06
CN1976041B true CN1976041B (zh) 2010-12-01

Family

ID=38117846

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101528369A Active CN1976041B (zh) 2005-12-02 2006-10-20 非易失性半导体存储器件及其制造方法

Country Status (4)

Country Link
US (2) US7608887B2 (zh)
JP (1) JP4906329B2 (zh)
KR (1) KR101347621B1 (zh)
CN (1) CN1976041B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4320405B2 (ja) 2007-03-27 2009-08-26 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
JP5328145B2 (ja) 2007-12-24 2013-10-30 ラピスセミコンダクタ株式会社 不揮発性メモリデバイス及びその製造方法
JP2009194156A (ja) * 2008-02-14 2009-08-27 Oki Semiconductor Co Ltd 不揮発性メモリデバイス及びその製造方法
US20100062593A1 (en) * 2008-09-10 2010-03-11 Promos Technologies Inc. Method for preparing multi-level flash memory devices
JP5469893B2 (ja) * 2009-03-26 2014-04-16 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
US9054209B2 (en) * 2012-08-16 2015-06-09 Globalfoundries Singapore Pte. Ltd. Compact charge trap multi-time programmable memory
US9773733B2 (en) 2015-03-26 2017-09-26 Mie Fujitsu Semiconductor Limited Semiconductor device
US9853039B1 (en) * 2016-12-13 2017-12-26 Cypress Semiconductor Corporation Split-gate flash cell formed on recessed substrate

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413821B1 (en) * 2001-09-18 2002-07-02 Seiko Epson Corporation Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US6756271B1 (en) * 2002-03-12 2004-06-29 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
CN1551352A (zh) * 2003-05-13 2004-12-01 ������������ʽ���� 半导体器件及其制造方法，便携式电子设备和集成电路卡

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JP3878374B2 (ja) * 1999-12-01 2007-02-07 株式会社東芝 不揮発性半導体記憶装置
JP4904631B2 (ja) * 2000-10-27 2012-03-28 ソニー株式会社 不揮発性半導体記憶装置およびその製造方法
JP2002231829A (ja) * 2001-01-22 2002-08-16 Halo Lsi Design & Device Technol Inc 不揮発性半導体メモリおよびその製造方法
JP2004296684A (ja) * 2003-03-26 2004-10-21 Seiko Epson Corp 不揮発性記憶装置およびその製造方法、ならびに半導体装置の製造方法
JP2004342730A (ja) 2003-05-14 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置及びそれらの製造方法、並びに携帯電子機器、並びにｉｃカード
JP2004342889A (ja) * 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、半導体記憶装置の製造方法、および携帯電子機器
JP2004349341A (ja) * 2003-05-20 2004-12-09 Sharp Corp 半導体記憶素子、半導体装置およびそれらの製造方法、携帯電子機器並びにｉｃカード
JP2005064295A (ja) 2003-08-14 2005-03-10 Oki Electric Ind Co Ltd 半導体不揮発性メモリ、この半導体不揮発性メモリへの情報の記録方法、及びこの半導体不揮発性メモリからの情報の読み出し方法
KR20050069437A (ko) 2003-12-31 2005-07-05 동부아남반도체 주식회사 에스램 소자의 제조방법
JP4521597B2 (ja) * 2004-02-10 2010-08-11 ルネサスエレクトロニクス株式会社 半導体記憶装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413821B1 (en) * 2001-09-18 2002-07-02 Seiko Epson Corporation Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit
US6756271B1 (en) * 2002-03-12 2004-06-29 Halo Lsi, Inc. Simplified twin monos fabrication method with three extra masks to standard CMOS
CN1551352A (zh) * 2003-05-13 2004-12-01 ������������ʽ���� 半导体器件及其制造方法，便携式电子设备和集成电路卡

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2005-64295A 2005.03.10

Also Published As

Publication number Publication date
US8124477B2 (en) 2012-02-28
US7608887B2 (en) 2009-10-27
US20070126047A1 (en) 2007-06-07
KR20070058307A (ko) 2007-06-08
KR101347621B1 (ko) 2014-01-10
CN1976041A (zh) 2007-06-06
JP4906329B2 (ja) 2012-03-28
JP2007157874A (ja) 2007-06-21
US20090325351A1 (en) 2009-12-31

Similar Documents

Publication Publication Date Title
CN1976041B (zh) 非易失性半导体存储器件及其制造方法
TW512495B (en) Nonvolatile semiconductor memory device, process of manufacturing the same and method of operating the same
JP3973819B2 (ja) 半導体記憶装置およびその製造方法
JP2597719B2 (ja) 不揮発性半導体記憶装置およびその動作方法
EP0676811B1 (en) EEPROM cell with isolation transistor and methods for making and operating the same
US5969383A (en) Split-gate memory device and method for accessing the same
KR100528856B1 (ko) 불휘발성 반도체 기억장치
CN1327512C (zh) 纳米晶体电子器件
CN101290938A (zh) 堆叠式sonos存储器
JPS637031B2 (zh)
JP2004015051A (ja) 不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法
CN106024797B (zh) 半导体器件及其制造方法
EP1911077A2 (en) Process for forming an electronic device including discontinuous storage elements
JPH0831959A (ja) 不揮発性半導体記憶装置及びその製造方法
JPH09129755A (ja) 不揮発性半導体記憶装置およびその製造方法
EP1806788A2 (en) Semiconductor memory device and method for producing the same
US20080080249A1 (en) Non-volatile memory, fabricating method and operating method thereof
JPH031574A (ja) 不揮発性半導体記憶装置およびその製造方法
US20070269948A1 (en) Non-volatile memory array and method of fabricating the same
US20070114580A1 (en) Nonvolatile semicondutor storage device and manufacturing method thereof
JP4481004B2 (ja) メモリーセルおよびメモリーセルに書込みを行う方法
KR20000011189A (ko) 불휘발성반도체기억장치및그제조방법
JP5001578B2 (ja) 半導体記憶装置及び半導体記憶装置の製造方法
JP3558580B2 (ja) セルアレイ、その動作方法及びその製造方法
JPH11238815A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: OKI SEMICONDUCTOR CO., LTD.

Free format text: FORMER OWNER: OKI ELECTRIC INDUSTRY CO., LTD.

Effective date: 20131108

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: LAPIS SEMICONDUCTOR Co.,Ltd.

Address before: Kanagawa

Patentee before: Oki Semiconductor Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20131108

Address after: Kanagawa

Patentee after: Oki Semiconductor Co.,Ltd.

Address before: Tokyo, Japan

Patentee before: Oki Electric Industry Co.,Ltd.