JP2004296684A - 不揮発性記憶装置およびその製造方法、ならびに半導体装置の製造方法 - Google Patents
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Abstract
【課題】不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法を提供する。
【解決手段】本発明の不揮発性記憶装置100は、半導体層10上に設けられ、第1絶縁層22a、電荷捕捉層22b、および第2絶縁層22cの積層体からなる積層体122と、積層体122上に設けられたゲート導電層14aと、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられた第1導電型の第1不純物領域18と、を含む。第1不純物領域18は、半導体層10のうちゲート導電層14aの他方の端部近傍よりも、第1導電型不純物の濃度が高い。
【選択図】 図1
【解決手段】本発明の不揮発性記憶装置100は、半導体層10上に設けられ、第1絶縁層22a、電荷捕捉層22b、および第2絶縁層22cの積層体からなる積層体122と、積層体122上に設けられたゲート導電層14aと、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられた第1導電型の第1不純物領域18と、を含む。第1不純物領域18は、半導体層10のうちゲート導電層14aの他方の端部近傍よりも、第1導電型不純物の濃度が高い。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法に関する。
【0002】
【背景技術】
不揮発性記憶装置のひとつのタイプとして、例えば、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなる積層体が形成され、前記窒化シリコン層が電荷を捕捉するMONOS(Metal Oxide Nitride Oxide Semiconductor)型もしくはSONOS(Silicon Oxide Nitride Oxide Silicon)型と呼ばれるタイプがある(例えば、特許文献1参照)。
【0003】
【特許文献1】
特表2001−512290号公報
【0004】
【発明が解決しようとする課題】
本発明の目的は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法を提供することにある。
【0005】
【課題を解決するための手段】
1.不揮発性記憶装置
本発明の不揮発性記憶装置は、
半導体層上に設けられ、第1絶縁層、電荷捕捉層、および第2絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第1導電型の第1不純物領域と、
を含み、
前記第1不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第1導電型不純物の濃度が高い。
【0006】
上記不揮発性記憶装置によれば、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた不純物領域(前記第1不純物領域)を主として、不揮発性記憶装置の書込みに関与させることができる。
【0007】
ここで、上記不揮発性記憶装置において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第1導電型の第2不純物領域を含み、前記第1および第2不純物領域は、前記ゲート導電層を挟むように配置され、前記第1不純物領域を、前記第2不純物領域よりも、第1導電型不純物の濃度が高くすることができる。この構成によれば、前記第1不純物領域と前記半導体層との濃度勾配は、前記第2不純物領域と前記半導体層との濃度勾配よりも大きくなっている。その結果、前記第1不純物領域および前記第2不純物領域に同程度のバイアスがかかった場合でも、前記第2不純物領域においてはホットキャリアの発生が抑えられるため、前記第1不純物領域側においてのみ、前記電荷捕捉層へのホットキャリアの注入が生じることになる。これにより、前記電荷捕捉層のうち前記第1不純物領域近傍の領域にのみ、ホットキャリアを導入することができる。
【0008】
また、ここで、上記不揮発性記憶装置において、前記第1および第2絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【0009】
また、ここで、上記不揮発性記憶装置において、さらに、さらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、前記チャネル領域により近い側で前記第1不純物領域と隣り合う第2導電型の第3不純物領域と、を含むことができる。この構成によれば、前記第1不純物領域と前記第3不純物領域との間の濃度勾配をより大きくすることができる。これにより、前記電荷捕捉層のうち前記第1不純物領域近傍の領域へのホットキャリアの注入を促進させることができる。
【0010】
2.不揮発性記憶装置の製造方法
本発明の不揮発性記憶装置の製造方法は、
半導体層の上方に、第1絶縁層、電荷捕捉層、および第2絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、ゲート導電層を形成し、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第1導電型不純物の濃度が高い第1導電型の第1不純物領域を形成すること、
を含む。
【0011】
上記不揮発性記憶装置の製造方法によれば、簡便な方法にて、信頼性に優れた不揮発性記憶装置を製造することができる。
【0012】
ここで、上記不揮発性記憶装置の製造方法において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第1不純物領域よりも第1導電型不純物の濃度が低い第2不純物領域を形成すること、を含むことができる。
【0013】
また、ここで、上記不揮発性記憶装置の製造方法において、前記第1および第2絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【0014】
さらに、ここで、上記不揮発性記憶装置の製造方法において、さらに、前記ゲート導電層を形成した後、前記第1不純物領域を形成する前に、前記半導体層に第2導電型の第3不純物領域を形成すること、を含むことができる。
【0015】
3.半導体装置の製造方法
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第1絶縁層、電荷捕捉層、および第2絶縁層の積層体を形成し、
前記ロジック回路領域のうち、少なくとも絶縁ゲート型電界効果トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記電界効果トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記ロジック回路領域に前記ゲート電極をそれぞれ形成し、
前記メモリ領域において、前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第1導電型不純物の濃度が高い第1導電型の第1不純物領域を形成し、
前記ロジック回路領域において、前記半導体層に不純物を導入して、前記絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域の少なくとも一部である第4および第5不純物領域を、前記ゲート電極を挟むように形成すること、
を含む。
【0016】
上記半導体装置の製造方法によれば、前記メモリセルと、前記絶縁ゲート型電界効果トランジスタとを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。
【0017】
ここで、上記半導体装置の製造方法において、さらに、前記メモリ領域において、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第1不純物領域よりも第1導電型不純物の濃度が低い第2不純物領域を形成すること、を含むことができる。
【0018】
また、ここで、上記半導体装置の製造方法において、前記第2、第4および第5不純物領域を、同一工程にて形成することができる。
【0019】
【発明の実施の形態】
1.半導体装置の構造
図1は、本発明の一実施の形態に係る半導体装置を模式的に示す断面図である。図2は、図1に示すゲート導電層14aと積層体122との界面近傍を模式的に示す拡大断面図である。
【0020】
図1に示す半導体装置は、メモリ領域1000およびロジック回路領域2000を含む。ロジック回路領域2000には、例えばメモリの周辺回路が形成されている。
【0021】
[メモリセル領域]
メモリセル領域1000には、複数のメモリセル100が配置されている。図13に、図1に示すメモリセル100からなるメモリセルアレイの等価回路を示す。なお、図1に示す2つのメモリセル100は、図13に示す領域Aを模式的に示している。
【0022】
単一のメモリセル100は、1つのゲート導電層14aと、積層体122と、第1不純物領域18とを含む。ゲート導電層14aは、半導体層10の上に積層体122を介して形成されている。ゲート導電層14aは、例えばドープトポリシリコンからなる。また、ゲート導電層14の両側壁には、サイドウォール絶縁層15を設けることができる。サイドウォール絶縁層15は、例えば酸化シリコンや窒化シリコンからなる。本実施の形態では、サイドウォール絶縁層15が酸化シリコンからなる場合について説明する。
【0023】
積層体122は、第1絶縁層22a、電荷捕捉層22bおよび第2絶縁層22cを順に堆積させることにより形成される。第1絶縁層22aは、チャネル領域と電荷蓄積領域との間に電位障壁(potential barrier)を形成する。電荷捕捉層22bは、キャリア(たとえば電子)をトラップする電荷蓄積領域を含む。第2絶縁層22cは、ゲート導電層14aと電荷蓄積領域との間に電位障壁(pot ential barrier)を形成する。
【0024】
電荷捕捉層22bは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【0025】
本実施の形態においては、積層体122はONO(Oxide−Nitride−Oxide)膜からなる場合について示す。すなわち、第1および第2絶縁層22a,22cが酸化シリコンからなり、電荷捕捉層22bが窒化シリコンからなる。
【0026】
第1不純物領域18は、図1に示すように、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられている。また、第2不純物領域19は、半導体層10のうちゲート導電層14aの他方の端部近傍に設けられている。第1および第2不純物領域18,19は、図1に示すように、ゲート導電層14aを挟むように配置されている。
【0027】
半導体層10において第1および第2不純物領域18,19に挟まれた領域であって、ゲート導電層14aの下部の領域には、チャネル領域が形成される。
【0028】
第1および第2不純物領域18,19はともに、同一の導電型(第1導電型)の不純物が導入されている。本実施の形態では、第1導電型がN型であり、第2導電型がP型である場合について説明するが、これらの導電型を逆にすることもできる。
【0029】
第1不純物領域18のN型不純物の濃度は、第2不純物領域19のN型不純物濃度よりも大きい。このように、第1不純物領域18よりもN型不純物の濃度が低い第2不純物領域19が、半導体層10のうちゲート導電層14aの他方の端部近傍に設けられていることにより、第1不純物領域18は、半導体層10のうちゲート導電層14aの他方の端部近傍よりも、N型不純物の濃度が高くなっている。
【0030】
具体的には、第1不純物領域18は、第2不純物領域19よりも、少なくとも数倍(例えば3〜4倍)以上のN型不純物濃度を有することが望ましく、10倍以上のN型不純物濃度を有することがより望ましい。
【0031】
また、図1に示すように、P型の半導体基板からなる半導体層10において、チャネル領域により近い側で第1不純物領域18と隣り合う領域に、第3不純物領域17が形成されている。この第3不純物領域17には、第1不純物領域18とは異なる導電型(第2導電型;P型)の不純物が導入されている。ここで、第3不純物領域17は、図1に示すように、第1不純物領域18よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。なお、第3不純物領域17を設けなくても、第1不純物領域18のN型不純物濃度が十分高く、第1不純物領域18とチャネル領域との濃度勾配が十分大きいのであれば、メモリセル100への書込み時に、電荷蓄積層22bのうち第1不純物領域18近傍の領域にホットキャリアを注入することができる。
【0032】
また、第1および第2不純物領域18,19はそれぞれ、N型の不純物領域16と隣り合っている。すなわち、不純物領域16は、図1に示すように、1つのメモリセル100において、第1および第2不純物領域18,19よりもゲート導電層14aから離れた位置に設けられている。また、この不純物領域16は、第1および第2不純物領域18,19と隣り合っている。
【0033】
また、この不純物領域16におけるN型不純物の濃度は、第2不純物領域19におけるN型不純物の濃度よりも高くなるように形成されている。すなわち、メモリセル100では、第2不純物領域19と不純物領域16とから、LDD(Lightly doped drain)構造が構成されている。
【0034】
また、図1に示すように、隣り合うメモリセル100の第1不純物領域18,18および第2不純物領域19,19は、不純物領域16を介して接続されている。
【0035】
[ロジック回路領域]
図1に示すように、ロジック回路領域2000には、少なくともロジック回路を構成する絶縁ゲート型電界効果トランジスタ(以下、「MOSトランジスタ」という)200が形成されている。MOSトランジスタ200は、ゲート電極14bと、ソース/ドレイン領域32,34とを含む。ゲート電極14bは、ゲート絶縁層42を介して半導体層10上に設けられている。ゲート電極14bは、例えばドープトポリシリコンからなる。また、ゲート電極14bの両側壁には、サイドウォール絶縁層15が形成されている。
【0036】
本実施の形態においては、MOSトランジスタ200がNチャネルトランジスタである場合を示す。ソース/ドレイン領域32,34は、N型の不純物領域であり、ソース領域またはドレイン領域として機能する。
【0037】
本実施の形態のMOSトランジスタ200では、ソース/ドレイン領域32,34がLDD構造を有する。すなわち、ソース/ドレイン領域32,34はそれぞれ、N型の第4不純物領域19および不純物領域16、およびN型の第5不純物領域19および不純物領域16からなり、不純物領域16のN型不純物の濃度は、第4および第5不純物領域19,19のN型不純物の濃度より高い。
【0038】
このうち、第4および第5不純物領域19,19は、メモリセル領域1000の第2不純物領域19と同一の工程にて形成でき、不純物領域16は、メモリセル領域1000の不純物領域16と同一の工程にて形成することができる。
【0039】
2.メモリセル100の動作
次に、図1に示すメモリセル100の動作について、図14を参照して説明する。
【0040】
(1)書込み
まず、書込み(プログラム)については、図14に示すゲート導電層14aのうちGw[i+1]の下部の電荷捕捉層22bに電子を注入する場合について説明する。なお、図14において、Gw[i+1]の左側に配置された不純物領域(第1不純物領域18および不純物領域16)を40とし、Gw[i+1]の右側に配置された不純物領域(第2不純物領域19および不純物領域16)を50とする。
【0041】
前述したように、本実施の形態のメモリセル100では、第1不純物領域18は、ゲート導電層14aの一方の端部近傍に形成され、第2不純物領域19は、他方の端部近傍に形成されている。
【0042】
また、メモリセル100において、第1不純物領域18のN型不純物の濃度は、第2不純物領域19のN型不純物の濃度より大きい。このため、例えば、図14に示すゲート導電層14a(Gw[i+1])において、積層体122中の電荷捕捉層22b内に電荷が導入された場合、前記電荷は、電荷捕捉層22bにおいて、Gw[i+1]の左側すなわち第1不純物領域18により近いほうの端部近傍に捕捉される。図14に示すメモリセル100において、電荷捕捉層22b内で電荷が捕捉される領域を電荷捕捉領域22b1で示す。
【0043】
書込みの場合、Gw[i+1]の左側に位置するソース線(D[i+1])は、例えば5Vのドレイン電圧にバイアスされている。一方、Gw[i+1]の右側に位置するビット線(D[i+2])は、グランド電圧にバイアスされる。また、Gw[i+1]は、ホットエレクトロンを電荷捕捉層22bに注入させるために、例えば7Vにバイアスされる。さらに、他の選択されないメモリセル100のゲートおよび不純物領域は、グランド電圧に設定される。
【0044】
(2)消去
一方、消去では、蓄積された電荷(電子)は、ホットホールの注入によって打ち消される。ホットホールは、不純物領域40の表面でB−Bトンネリングによって発生させることができる。このとき、ゲート導電層14aの電圧Vgは負電圧(例えば−3V)に、不純物領域40の電圧は5Vにバイアスされる。
【0045】
(3)読出し
また、読出しでは、ゲート導電層14aの電圧Vgおよびビット線(D[i+2])は正電圧に、ソース線(D[i+1])はグランドにバイアスされる。
【0046】
3.半導体装置の製造方法
次に、図3〜図12を参照しながら、図1に示す半導体装置の製造方法について説明する。各断面図は、図1に示す断面に対応する。図3〜図12において、図1,図2で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【0047】
(1)まず、半導体層10の表面に、ONO膜からなる積層体22を形成する(図3参照)。
【0048】
最初に、P型の半導体基板からなる半導体層10の表面に、酸化シリコンからなる第1絶縁層22aを熱酸化法により成膜する。ここで、第1絶縁層22aの形成に、熱酸化法のかわりにCVD法を用いてもよい。
【0049】
次に、第1絶縁層22aに対しアニール処理を施す。このアニール処理は、NH3ガスを含む雰囲気で行なわれる。この前処理により、酸化シリコンからなる第1絶縁層22a上に窒化シリコンからなる電荷捕捉層22bを堆積する際に、電荷捕捉層22bが均一に堆積し易くなる。次いで、窒化シリコンからなる電荷捕捉層22bを、CVD法によって成膜する。
【0050】
次に、酸化シリコンからなる第2絶縁層22cを、CVD法で形成する。この第2絶縁層22cは、ISSG(In−situ Steam Generation)処理を用いて成膜することもできる。ISSG処理によって成膜された膜は緻密である。ISSG処理によって成膜した場合、後述するONO膜を緻密化するためのアニール処理を省略することができる。
【0051】
なお、上記工程において、電荷捕捉層22bと第2絶縁層22cとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なONO膜を形成することができるため、安定した電気特性を有するメモリセル100(図1参照)が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【0052】
これらの各層を成膜した後、たとえばウエット酸化またはLMP酸化によるアニール処理を行い、各層を緻密化することが好ましい。以上の工程により、図3に示すように、積層体22が得られる。
【0053】
(2)次に、ロジック回路領域2000のうち、少なくともMOSトランジスタ200のゲート電極14b(図1参照)を形成する領域において、積層体22を除去する(図4参照)。
【0054】
具体的には、積層体22の上に、レジスト層(図示せず)を形成した後、公知のフォトリソグラフィ工程によって、所定のパターンのレジスト層R1を形成する。このレジスト層R1は、少なくともゲート電極14bが形成される位置に開口部を有する。このレジスト層R1をマスクとして、積層体22をエッチングする。これにより、図4に示すように、ロジック回路領域2000のうち、少なくともMOSトランジスタ200のゲート電極14b(図1参照)を形成する領域において、積層体22を除去する。その後、レジスト層R1を除去する。
【0055】
次いで、ロジック回路領域2000において、半導体層10の表面に、MOSトランジスタ200のゲート絶縁層42を形成する(図5参照)。ゲート絶縁層42は、例えば酸化シリコンからなる。この場合、ゲート絶縁層42は、熱酸化法によって形成することができる。なお、前述の積層体22の緻密化を目的とするウエット酸化によるアニール処理の際に、酸化性雰囲気下で処理を行なうことにより、ゲート絶縁層42を形成することもできる。
【0056】
(3)次いで、積層体22およびゲート絶縁層42上に、導電層14を堆積する(図5参照)。
【0057】
この導電層14は、後のパターニング工程によって、ゲート導電層14aおよびゲート電極14bになる。この導電層14は、例えばドープトポリシリコンからなる。次いで、導電層14に含まれるN型不純物を活性化するのためのアニール処理を行なう。
【0058】
(4)次いで、導電層14をパターニングして、メモリ領域1000にゲート導電層14aを、ロジック回路領域2000にゲート電極14bをそれぞれ形成する(図6参照)。
【0059】
具体的には、レジスト層R2を形成した後、このレジスト層R2をマスクとして導電層14をパターニングする。レジスト層R2は、ゲート導電層14aおよびゲート電極14bが形成される領域を除く領域に開口部を有する。これにより、図6に示すように、メモリ領域1000において、メモリセル100のゲート導電層14aが形成され、ロジック回路領域2000において、MOSトランジスタ200(図1参照)のゲート電極14bが形成される。
【0060】
(5)次いで、メモリセル領域1000において、半導体層10に、第3不純物領域17および第1不純物領域18を形成する(図7および図8参照)。
【0061】
まず、図7に示すように、開口部26を有するレジスト層R3を形成する。ここで、開口部26は、第1および第3不純物領域18,17を形成する領域上に設けられている。
【0062】
次いで、この開口部26に、P型不純物を導入する。これにより、図8に示すように、半導体層10に第3不純物領域17を形成する。その後、開口部26に、N型不純物を導入する。その後、レジスト層R3を除去する。これにより、図8に示すように、半導体層10において、第3不純物領域17と隣り合う第1不純物領域18を形成する。ここで、第3不純物領域17は、第1不純物領域18よりも、チャネル領域の中央部により近い位置まで配置されている。
【0063】
(6)次いで、半導体層10に、第2不純物領域19を形成する(図9および図10参照)。
【0064】
まず、図9に示すように、レジスト層R4を形成する。レジスト層R4は、少なくとも第1および第3不純物領域18,17を覆っている。次いで、このレジスト層R4をマスクとして、N型の不純物23を導入する。その後、レジスト層R4を除去する。これにより、図10に示すように、メモリ領域1000およびロジック回路領域2000において、半導体層10に第2不純物領域19を形成する。
【0065】
メモリ領域1000においては、図10に示すように、第1不純物領域18および第2不純物領域19は、ゲート導電層14aを挟むように配置される。また、ロジック回路領域2000においては、2つの第2不純物領域19,19がゲート電極14bを挟むように配置される。ロジック回路領域2000において、ゲート電極14bを挟むように配置された第2不純物領域19は、MOSトランジスタ200のソース/ドレイン領域32,34の低濃度不純物領域(第4および第5不純物領域)として機能する。
【0066】
(7)次いで、ゲート導電層14aおよびゲート電極14bの両側壁に、サイドウォール絶縁層15を形成する(図11および図12参照)。
【0067】
まず、図11に示すように、サイドウォール絶縁層15を形成するための絶縁層15aを全面に形成する。次いで、図12に示すように、この絶縁層15aを異方性エッチングする。これにより、ゲート導電層14aおよびゲート電極14bの両側壁に、サイドウォール絶縁層15が形成される。
【0068】
また、この工程において、図12に示すように、メモリセル領域1000において、ゲート導電層14aの下に、第1絶縁層22a,電荷捕捉層22bおよび第2絶縁層22cからなる積層体122が形成される。
【0069】
(8)次いで、メモリ領域1000に不純物領域16を、ロジック回路領域2000に不純物領域16,16を形成する(図1参照)。この不純物領域16は、具体的には、N型不純物を半導体層10に導入することにより形成される。この不純物領域16のN型不純物の濃度は、第2不純物領域19のN型不純物の濃度よりも高く設定する。
【0070】
また、この不純物領域16は、図1に示すように、半導体層10のうち、ゲート導電層14a、ゲート電極14bおよびサイドウォール絶縁層15が上部に形成されている領域には形成されない。また、メモリセル領域1000において、隣り合うメモリセル100では、この不純物領域16は連続している。
【0071】
さらに、ロジック領域2000においては、不純物領域16が形成されることにより、それぞれ、第4不純物領域19および不純物領域16、ならびに第5不純物領域16および不純物領域16からなるLDD構造のソース/ドレイン領域32,34が得られる。
【0072】
以上の工程により、メモリセル100を含むメモリ領域1000と、MOSトランジスタ200を含むロジック回路領域2000とを含む半導体装置が得られる。
【0073】
4.利点
本実施の形態の半導体装置およびその製造方法の利点を説明する前に、公表特許公報または文献にて開示されている不揮発性メモリセルについて説明する。
【0074】
(1)公表特許公報に開示されている不揮発性メモリセルの構造1
図15は、特表2001−512290号公報に開示されている不揮発性メモリセルを模式的に示す断面図である。図15に示すメモリセル900は、半導体基板910の上に形成されたONO膜922と、ONO膜922の上に形成された導電ゲート層904と、半導体基板910に形成されたソース916およびドレイン914とを含む。ONO膜922は、酸化シリコン層922a、窒化シリコン層922b、および酸化シリコン層922cの積層膜からなる。このメモリセル900では、導電ゲート層904の両端に接合濃度勾配を設け、書込み時に流す電流の向きによって、ONO膜922中の窒化シリコン層922bの両端部924,926に独立に情報を書込む。
【0075】
図15に示すメモリセル900においては、窒化シリコン層922bの両端部924,926に独立に情報を書込む必要があるため、メモリセル900においては、図15に示すゲート長hをある程度確保することが必要となる。このことがメモリセルの小型化の妨げとなる。特に、図15には図示しないが、ソース916およびドレイン914がLDD構造を有する場合、短チャネル効果が発生しやすくなるため、ゲート長hを小さくすることが困難である。
【0076】
また、窒化シリコン層922bの両端部924,926に独立に情報を書込む場合、両端部924,926を読み分けるためのバイアス操作が複雑になる。さらに、バイアス操作の複雑化に伴い、隣接ビットへの誤書込みや誤消去が発生する可能性が高くなり、その結果、メモリセルの信頼性が低下するおそれがある。
【0077】
(2)文献にて開示されている不揮発性メモリセルの構造2
図16は、文献(Y.Hayashi,et al ,2000 Symposium on VLSI Technology Digest of Technical Papers p.122−p.123)に開示されているMONOS型の不揮発性メモリセルを模式的に示す断面図である。
【0078】
このメモリセル800は、図16に示すように、半導体基板110上に第1ゲート絶縁層112を介してワードゲート114が形成されている。そして、ワードゲート114の両サイドには、それぞれサイドウォール状の第1コントロールゲート120および第2コントロールゲート130が配置されている。第1コントロールゲート120の底部と半導体基板110との間には、第2ゲート絶縁層122が存在し、第1コントロールゲート120の側面とワードゲート114との間にはサイド絶縁層124が存在する。同様に、第2コントロールゲート130の底部と半導体基板110との間には、第2ゲート絶縁層132が存在し、第2コントロールゲート130の側面とワードゲート114との間にはサイド絶縁層134が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート120とコントロールゲート130との間の半導体基板110には、ソース領域またはドレイン領域を構成する不純物領域116,118が形成されている。
【0079】
このように、ひとつのメモリセル800は、ワードゲート114の側面に2つのMONOS型メモリ素子を有する。そして、これらの2つのMONOS型メモリ素子は独立に制御でき、したがって、メモリセル800は、2ビットの情報を記憶することができる。
【0080】
このMONOS型のメモリセルの動作は、以下のようにして行われる。メモリセル800の一方のコントロールゲートは、他方のコントロールゲートをオーバライド電圧にバイアスすることで、書込みおよび読出しをそれぞれ独立に選択することができる。
【0081】
書込み(プログラム)については、図16に示すCG[i+1]の左側の第2ゲート絶縁層(ONO膜)132に電子を注入する場合を用いて説明する。この場合、ビット線(不純物領域)118(D[i+1])は、4〜5Vのドレイン電圧にバイアスされている。コントロールゲート130(CG[i+1])は、ホットエレクトロンをコントロールゲート130(CG[i+1])の左側の第2ゲート絶縁層32に注入させるために、5〜7Vにバイアスされる。ワードゲート114(Gw[i]およびGw[i+1])に接続されるワード線は、書込み電流を所定値(〜10μA)に限定するために、ワードゲートのしきい値より少し高い電圧にバイアスされる。コントロールゲート120(CG[i])は、オーバーライド電圧にバイアスされる。このオーバーライド電圧によって、記憶状態に関係なく、コントロールゲート120(CG[i])の下のチャネルを導通させることができる。左側のビット線116(D[i])は、グランド電圧にバイアスされる。そして、他の選択されないメモリセルのコントロールゲートおよび拡散層は、グランド電圧に設定される。
【0082】
消去では、蓄積された電荷(電子)は、ホットホールの注入によってうち消される。ホットホールは、ビット拡散層118の表面でB−Bトンネリングによって発生させることができる。このとき、コントロールゲートの電圧Vcgは負電圧(−5〜−6V)に、ビット拡散層の電圧は5〜6Vにバイアスされる。
【0083】
上述したMONOS型のメモリセル800によれば、ひとつのメモリセル内に独立に制御可能な2つのプログラミングサイトを有し、3F2のビット密度(bit density)を達成できることが、上記文献に記載されている。
【0084】
しかしながら、上述したメモリセル800では、ひとつのメモリセル内に存在する2つのプログラミングサイトを独立して制御する。すなわち、書込み時には、2つのプログラミングサイトのうちの一つを選択的に書込む必要がある。このため、複雑なバイアス操作が必要となる。また、隣り合うビットにおける誤書込みや誤消去が発生する可能性が高く、信頼性が低下するおそれがある。さらに、メモリセルへの書込み、消去、読出し時の操作が複雑であることから、メモリセルを制御する周辺回路が複雑化および大型化する結果、周辺回路の面積が増大する。その結果、半導体装置全体の小型化が妨げられるおそれがある。
【0085】
(3)本実施の形態の半導体装置
これに対して、本実施の形態の半導体装置によれば、以下の利点を有する。
【0086】
(a)構造上の利点
第1に、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられたN型の第1不純物領域18を含み、第1不純物領域18は、半導体層10のうちゲート導電層14aの他方の端部近傍よりもN型不純物の濃度が高い。この構成によれば、電荷捕捉層22bのうち第1不純物領域18近傍の領域においてのみ、ホットキャリアを導入させることができる。すなわち、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられた不純物領域(第1不純物領域18)を主に、メモリセル100の書込みに関与させることができる。
【0087】
具体的には、本実施の形態のメモリセル100は、ゲート導電層14aを挟むように配置された第1および第2不純物領域18,19を含み、第1不純物領域18は、第2不純物領域19よりも不純物濃度が高い。これにより、第1不純物領域18と半導体層10との濃度勾配は、第2不純物領域19と半導体層10との濃度勾配よりも大きくなっている。その結果、第1不純物領域18および第2不純物領域19に同程度のバイアスがかかった場合でも、第2不純物領域19においては、ホットキャリアの発生が抑えられるため、電荷捕捉層22bのうち第1不純物領域18側(電荷捕捉層22bのうち第1不純物領域18近傍の領域)においてのみ、ホットキャリアの注入が生じることになる。これにより、図14に示すように、電荷捕捉層22bのうち第1不純物領域18近傍の領域にのみ、ホットキャリアを導入することができる。
また、上述したように、メモリセル100においては、電荷捕捉層22bのうち第1不純物領域18近傍の領域にのみホットキャリアが注入されることにより、セルの書込みが行なわれる。一方、第2不純物領域19は、第1不純物領域18よりもN型不純物濃度が低く設定されているため、第2不純物領域19においては、ホットキャリアの発生が抑えられる。このため、第2不純物領域19にバイアスがかかっても、電荷捕捉層22bのうち第2不純物領域19近傍の領域には、ホットキャリアが注入されることはない。これにより、ディスターブが起こりにくくなり、メモリセルアレイの構成の自由度が大きくなるという利点を有する。
【0088】
さらに、メモリセル100の第2不純物領域19において、ホットキャリアの発生が抑えられることにより、ゲート導電層14aのうち第2不純物領域19近傍での電界集中を緩和することができる。すなわち、第2不純物領域19に高電圧が印加された場合に、誤書込みの発生や特性変化を抑えることができ、かつ読出し時のストレスに対する耐久性を高めることができる。
【0089】
第2に、チャネル領域により近い側で第1不純物領域18と隣り合う第3不純物領域17を含み、この第3不純物領域17は、第1不純物領域18と異なる導電型(P型)の不純物が導入されている。この第3不純物領域17がチャネル領域により近い側で第1不純物領域18と隣り合っていることにより、第1不純物領域18と第3不純物領域17との間の濃度勾配をより大きくすることができる。これにより、電荷捕捉層22bのうち第1不純物領域18近傍の領域へのホットキャリアの注入をより促進させることができる。
【0090】
例えば、半導体層10のP型不純物の濃度が低い場合でも、この第3不純物領域17が第1不純物領域18と隣り合って配置されていることにより、第1不純物領域18と第3不純物領域17との間の濃度勾配を大きくすることができるため、電荷捕捉層22bのうち第1不純物領域18近傍の領域へのホットキャリアの注入をより促進することができる。
【0091】
第3に、前述した構造1のメモリセル900(図15参照)とは異なり、本実施の形態のメモリセル100では、ゲート導電層14aの一方の端部においてのみ電荷が蓄積される。
【0092】
具体的には、本実施の形態のメモリセル100においては、ゲート導電層14aの一方の端部近傍に第1不純物領域18が形成され、ゲート導電層14aの他方の端部近傍に、第1不純物領域18と比較してN型不純物の濃度が小さい第2不純物領域19が形成されている。このため、電荷捕捉層22bのうちゲート導電層14aの一方の端部近傍においてのみ電荷を蓄積させることができる。一方、電荷捕捉層22bのうちゲート導電層14aの他方の端部近傍は、電荷蓄積領域として機能しない。これにより、本実施の形態のメモリセル100は、構造1のメモリセル900と比較して、短チャネル効果が発生しにくいため、ゲート長をより小さくすることができる。その結果、メモリセルの小型化を図ることができる。
【0093】
(b)動作(オペレーション)上の利点
第1に、前述した構造2のメモリセル800(図16参照)とは異なり、読出しおよび書込み時に、選択ビットの反対側をオーバーライドする必要がない。これにより、チャネル領域(図1に示す第1不純物領域18および不純物領域16)が、直列の選択ゲート(図13のSL0,SL1)として機能するため、過消去の発生を防止することができる。また、本実施の形態のメモリセル100によれば、書込みおよび消去時のバイアス方向が限定される。このため、ソース線およびビット線を隣接ビットと共有していても、誤書込みおよび誤消去のリスクを低減することができる。以上により、信頼性に優れたメモリセル100を得ることができる。
【0094】
第2に、前述した構造2のメモリセル800(図16参照)とは異なり、本実施の形態のメモリセル100では、1つのメモリセル内にプログラミングサイトを1つ有する。したがって、1つのメモリセル内にプログラミングサイトを2つ有する前述の構造2のメモリセル800(図16参照)と比較して、本実施の形態のメモリセル100では、メモリセルのオペレーションの制御がより容易である。このため、メモリセルのオペレーションを制御するための周辺回路をより簡素化することができる。その結果、周辺回路の面積を低減することができるため、半導体装置全体の小型化を達成することができる。
【0095】
(c)製造プロセス上の利点
第1に、本実施の形態のメモリセル100の製造方法によれば、簡便な方法にて、信頼性に優れたメモリセル100を製造することができる。この理由を以下に説明する。
【0096】
例えば、構造2(図16参照)のメモリセル800を製造するためには、導電性のサイドウォール120,130を形成する工程が必要である。一方、本実施の形態のメモリセル100の製造方法によれば、このような導電性のサイドウォールの形成工程は不要である。すなわち、本実施の形態のメモリセル100の構造およびその製造方法は、図16に示す構造2のメモリセル800に比べて通常のFETの構造およびその製造方法に近いため、非常に簡便な方法にて、信頼性に優れたメモリセル100を製造することができる。
【0097】
第2に、メモリセル領域1000に形成されるメモリセル100と、ロジック回路領域2000に形成されるMOSトランジスタ200とを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。例えば、メモリセル100のゲート導電層14aと、MOSトランジスタ200のゲート電極14bとを同じパターニング工程にて形成することができる。また、メモリセル100の第2不純物領域19と、MOSトランジスタ200のソース/ドレイン領域32,34中の第4および第5不純物領域(第2不純物領域)19,19とを同一の工程にて形成することができる。
【0098】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層10としてバルク状の半導体基板を用いたが、SOI基板の半導体層を用いてもよい。また、上記実施の形態では、不純物領域16上に第1絶縁層22aが形成されている例(図1参照)について示したが、あるいは、不純物領域16上の第1絶縁層22aを除去した後、チタンやコバルト等の金属を含むシリサイド層(図示せず)を半導体層10の表面に形成してもよい。また、ゲート導電層14aおよびゲート電極14bの上面にも、図示しないシリサイド層を形成することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置を模式的に示す断面図である。
【図2】図1に示すゲート導電層と積層体との界面近傍を模式的に示す拡大断面図である。
【図3】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図4】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図5】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図6】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図7】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図8】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図9】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図10】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図11】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図12】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図13】図1に示すメモリセルを含むメモリセルアレイの等価回路を模式的に示す図である。
【図14】図1に示すメモリセルを模式的に示す断面図である。
【図15】公表特許公報に開示されたメモリセルの一例を模式的に示す断面図である。
【図16】文献に開示されたメモリセルの一例を模式的に示す断面図である。
【符号の説明】
10 半導体層、 14 導電層、 14a ゲート導電層、 14b ゲート電極、 15 サイドウォール絶縁層、 15a 絶縁層、 16 不純物領域、 17 第3不純物領域、 18 第1不純物領域、 19 第2不純物領域、 22,122 積層体、 22a 第1絶縁層、 22b 電荷捕捉層、 22c 第2絶縁層、 23 不純物、 26 開口部、 32,34 ソース/ドレイン領域、 40,50 不純物領域、 42 ゲート絶縁層、 100メモリセル(不揮発性記憶装置)、 200 絶縁ゲート型電界効果トランジスタ、 Bl0〜BL4 ビット線、 R1〜R4 レジスト層、 SL0,Sl1 選択ワード線、 WL1〜WL4 ワード線
【発明の属する技術分野】
本発明は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法に関する。
【0002】
【背景技術】
不揮発性記憶装置のひとつのタイプとして、例えば、チャネル領域とゲート導電層との間に、酸化シリコン層−窒化シリコン層−酸化シリコン層からなる積層体が形成され、前記窒化シリコン層が電荷を捕捉するMONOS(Metal Oxide Nitride Oxide Semiconductor)型もしくはSONOS(Silicon Oxide Nitride Oxide Silicon)型と呼ばれるタイプがある(例えば、特許文献1参照)。
【0003】
【特許文献1】
特表2001−512290号公報
【0004】
【発明が解決しようとする課題】
本発明の目的は、不揮発性記憶装置およびその製造方法、ならびに該不揮発性記憶装置を含む半導体装置の製造方法を提供することにある。
【0005】
【課題を解決するための手段】
1.不揮発性記憶装置
本発明の不揮発性記憶装置は、
半導体層上に設けられ、第1絶縁層、電荷捕捉層、および第2絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第1導電型の第1不純物領域と、
を含み、
前記第1不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第1導電型不純物の濃度が高い。
【0006】
上記不揮発性記憶装置によれば、前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた不純物領域(前記第1不純物領域)を主として、不揮発性記憶装置の書込みに関与させることができる。
【0007】
ここで、上記不揮発性記憶装置において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第1導電型の第2不純物領域を含み、前記第1および第2不純物領域は、前記ゲート導電層を挟むように配置され、前記第1不純物領域を、前記第2不純物領域よりも、第1導電型不純物の濃度が高くすることができる。この構成によれば、前記第1不純物領域と前記半導体層との濃度勾配は、前記第2不純物領域と前記半導体層との濃度勾配よりも大きくなっている。その結果、前記第1不純物領域および前記第2不純物領域に同程度のバイアスがかかった場合でも、前記第2不純物領域においてはホットキャリアの発生が抑えられるため、前記第1不純物領域側においてのみ、前記電荷捕捉層へのホットキャリアの注入が生じることになる。これにより、前記電荷捕捉層のうち前記第1不純物領域近傍の領域にのみ、ホットキャリアを導入することができる。
【0008】
また、ここで、上記不揮発性記憶装置において、前記第1および第2絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【0009】
また、ここで、上記不揮発性記憶装置において、さらに、さらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、前記チャネル領域により近い側で前記第1不純物領域と隣り合う第2導電型の第3不純物領域と、を含むことができる。この構成によれば、前記第1不純物領域と前記第3不純物領域との間の濃度勾配をより大きくすることができる。これにより、前記電荷捕捉層のうち前記第1不純物領域近傍の領域へのホットキャリアの注入を促進させることができる。
【0010】
2.不揮発性記憶装置の製造方法
本発明の不揮発性記憶装置の製造方法は、
半導体層の上方に、第1絶縁層、電荷捕捉層、および第2絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、ゲート導電層を形成し、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第1導電型不純物の濃度が高い第1導電型の第1不純物領域を形成すること、
を含む。
【0011】
上記不揮発性記憶装置の製造方法によれば、簡便な方法にて、信頼性に優れた不揮発性記憶装置を製造することができる。
【0012】
ここで、上記不揮発性記憶装置の製造方法において、さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第1不純物領域よりも第1導電型不純物の濃度が低い第2不純物領域を形成すること、を含むことができる。
【0013】
また、ここで、上記不揮発性記憶装置の製造方法において、前記第1および第2絶縁層は、酸化シリコンからなり、前記電荷捕捉層は、窒化シリコンからなることができる。
【0014】
さらに、ここで、上記不揮発性記憶装置の製造方法において、さらに、前記ゲート導電層を形成した後、前記第1不純物領域を形成する前に、前記半導体層に第2導電型の第3不純物領域を形成すること、を含むことができる。
【0015】
3.半導体装置の製造方法
本発明の半導体装置の製造方法は、不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第1絶縁層、電荷捕捉層、および第2絶縁層の積層体を形成し、
前記ロジック回路領域のうち、少なくとも絶縁ゲート型電界効果トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記電界効果トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記ロジック回路領域に前記ゲート電極をそれぞれ形成し、
前記メモリ領域において、前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第1導電型不純物の濃度が高い第1導電型の第1不純物領域を形成し、
前記ロジック回路領域において、前記半導体層に不純物を導入して、前記絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域の少なくとも一部である第4および第5不純物領域を、前記ゲート電極を挟むように形成すること、
を含む。
【0016】
上記半導体装置の製造方法によれば、前記メモリセルと、前記絶縁ゲート型電界効果トランジスタとを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。
【0017】
ここで、上記半導体装置の製造方法において、さらに、前記メモリ領域において、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第1不純物領域よりも第1導電型不純物の濃度が低い第2不純物領域を形成すること、を含むことができる。
【0018】
また、ここで、上記半導体装置の製造方法において、前記第2、第4および第5不純物領域を、同一工程にて形成することができる。
【0019】
【発明の実施の形態】
1.半導体装置の構造
図1は、本発明の一実施の形態に係る半導体装置を模式的に示す断面図である。図2は、図1に示すゲート導電層14aと積層体122との界面近傍を模式的に示す拡大断面図である。
【0020】
図1に示す半導体装置は、メモリ領域1000およびロジック回路領域2000を含む。ロジック回路領域2000には、例えばメモリの周辺回路が形成されている。
【0021】
[メモリセル領域]
メモリセル領域1000には、複数のメモリセル100が配置されている。図13に、図1に示すメモリセル100からなるメモリセルアレイの等価回路を示す。なお、図1に示す2つのメモリセル100は、図13に示す領域Aを模式的に示している。
【0022】
単一のメモリセル100は、1つのゲート導電層14aと、積層体122と、第1不純物領域18とを含む。ゲート導電層14aは、半導体層10の上に積層体122を介して形成されている。ゲート導電層14aは、例えばドープトポリシリコンからなる。また、ゲート導電層14の両側壁には、サイドウォール絶縁層15を設けることができる。サイドウォール絶縁層15は、例えば酸化シリコンや窒化シリコンからなる。本実施の形態では、サイドウォール絶縁層15が酸化シリコンからなる場合について説明する。
【0023】
積層体122は、第1絶縁層22a、電荷捕捉層22bおよび第2絶縁層22cを順に堆積させることにより形成される。第1絶縁層22aは、チャネル領域と電荷蓄積領域との間に電位障壁(potential barrier)を形成する。電荷捕捉層22bは、キャリア(たとえば電子)をトラップする電荷蓄積領域を含む。第2絶縁層22cは、ゲート導電層14aと電荷蓄積領域との間に電位障壁(pot ential barrier)を形成する。
【0024】
電荷捕捉層22bは例えば、窒化シリコン、酸化シリコンや窒化シリコン等の絶縁層にタングステン等の金属を分散させた層、またはポリシリコンの島が埋め込まれた酸化シリコン層からなることができる。
【0025】
本実施の形態においては、積層体122はONO(Oxide−Nitride−Oxide)膜からなる場合について示す。すなわち、第1および第2絶縁層22a,22cが酸化シリコンからなり、電荷捕捉層22bが窒化シリコンからなる。
【0026】
第1不純物領域18は、図1に示すように、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられている。また、第2不純物領域19は、半導体層10のうちゲート導電層14aの他方の端部近傍に設けられている。第1および第2不純物領域18,19は、図1に示すように、ゲート導電層14aを挟むように配置されている。
【0027】
半導体層10において第1および第2不純物領域18,19に挟まれた領域であって、ゲート導電層14aの下部の領域には、チャネル領域が形成される。
【0028】
第1および第2不純物領域18,19はともに、同一の導電型(第1導電型)の不純物が導入されている。本実施の形態では、第1導電型がN型であり、第2導電型がP型である場合について説明するが、これらの導電型を逆にすることもできる。
【0029】
第1不純物領域18のN型不純物の濃度は、第2不純物領域19のN型不純物濃度よりも大きい。このように、第1不純物領域18よりもN型不純物の濃度が低い第2不純物領域19が、半導体層10のうちゲート導電層14aの他方の端部近傍に設けられていることにより、第1不純物領域18は、半導体層10のうちゲート導電層14aの他方の端部近傍よりも、N型不純物の濃度が高くなっている。
【0030】
具体的には、第1不純物領域18は、第2不純物領域19よりも、少なくとも数倍(例えば3〜4倍)以上のN型不純物濃度を有することが望ましく、10倍以上のN型不純物濃度を有することがより望ましい。
【0031】
また、図1に示すように、P型の半導体基板からなる半導体層10において、チャネル領域により近い側で第1不純物領域18と隣り合う領域に、第3不純物領域17が形成されている。この第3不純物領域17には、第1不純物領域18とは異なる導電型(第2導電型;P型)の不純物が導入されている。ここで、第3不純物領域17は、図1に示すように、第1不純物領域18よりも、チャネル領域の中央部により近い位置まで配置されていることが望ましい。なお、第3不純物領域17を設けなくても、第1不純物領域18のN型不純物濃度が十分高く、第1不純物領域18とチャネル領域との濃度勾配が十分大きいのであれば、メモリセル100への書込み時に、電荷蓄積層22bのうち第1不純物領域18近傍の領域にホットキャリアを注入することができる。
【0032】
また、第1および第2不純物領域18,19はそれぞれ、N型の不純物領域16と隣り合っている。すなわち、不純物領域16は、図1に示すように、1つのメモリセル100において、第1および第2不純物領域18,19よりもゲート導電層14aから離れた位置に設けられている。また、この不純物領域16は、第1および第2不純物領域18,19と隣り合っている。
【0033】
また、この不純物領域16におけるN型不純物の濃度は、第2不純物領域19におけるN型不純物の濃度よりも高くなるように形成されている。すなわち、メモリセル100では、第2不純物領域19と不純物領域16とから、LDD(Lightly doped drain)構造が構成されている。
【0034】
また、図1に示すように、隣り合うメモリセル100の第1不純物領域18,18および第2不純物領域19,19は、不純物領域16を介して接続されている。
【0035】
[ロジック回路領域]
図1に示すように、ロジック回路領域2000には、少なくともロジック回路を構成する絶縁ゲート型電界効果トランジスタ(以下、「MOSトランジスタ」という)200が形成されている。MOSトランジスタ200は、ゲート電極14bと、ソース/ドレイン領域32,34とを含む。ゲート電極14bは、ゲート絶縁層42を介して半導体層10上に設けられている。ゲート電極14bは、例えばドープトポリシリコンからなる。また、ゲート電極14bの両側壁には、サイドウォール絶縁層15が形成されている。
【0036】
本実施の形態においては、MOSトランジスタ200がNチャネルトランジスタである場合を示す。ソース/ドレイン領域32,34は、N型の不純物領域であり、ソース領域またはドレイン領域として機能する。
【0037】
本実施の形態のMOSトランジスタ200では、ソース/ドレイン領域32,34がLDD構造を有する。すなわち、ソース/ドレイン領域32,34はそれぞれ、N型の第4不純物領域19および不純物領域16、およびN型の第5不純物領域19および不純物領域16からなり、不純物領域16のN型不純物の濃度は、第4および第5不純物領域19,19のN型不純物の濃度より高い。
【0038】
このうち、第4および第5不純物領域19,19は、メモリセル領域1000の第2不純物領域19と同一の工程にて形成でき、不純物領域16は、メモリセル領域1000の不純物領域16と同一の工程にて形成することができる。
【0039】
2.メモリセル100の動作
次に、図1に示すメモリセル100の動作について、図14を参照して説明する。
【0040】
(1)書込み
まず、書込み(プログラム)については、図14に示すゲート導電層14aのうちGw[i+1]の下部の電荷捕捉層22bに電子を注入する場合について説明する。なお、図14において、Gw[i+1]の左側に配置された不純物領域(第1不純物領域18および不純物領域16)を40とし、Gw[i+1]の右側に配置された不純物領域(第2不純物領域19および不純物領域16)を50とする。
【0041】
前述したように、本実施の形態のメモリセル100では、第1不純物領域18は、ゲート導電層14aの一方の端部近傍に形成され、第2不純物領域19は、他方の端部近傍に形成されている。
【0042】
また、メモリセル100において、第1不純物領域18のN型不純物の濃度は、第2不純物領域19のN型不純物の濃度より大きい。このため、例えば、図14に示すゲート導電層14a(Gw[i+1])において、積層体122中の電荷捕捉層22b内に電荷が導入された場合、前記電荷は、電荷捕捉層22bにおいて、Gw[i+1]の左側すなわち第1不純物領域18により近いほうの端部近傍に捕捉される。図14に示すメモリセル100において、電荷捕捉層22b内で電荷が捕捉される領域を電荷捕捉領域22b1で示す。
【0043】
書込みの場合、Gw[i+1]の左側に位置するソース線(D[i+1])は、例えば5Vのドレイン電圧にバイアスされている。一方、Gw[i+1]の右側に位置するビット線(D[i+2])は、グランド電圧にバイアスされる。また、Gw[i+1]は、ホットエレクトロンを電荷捕捉層22bに注入させるために、例えば7Vにバイアスされる。さらに、他の選択されないメモリセル100のゲートおよび不純物領域は、グランド電圧に設定される。
【0044】
(2)消去
一方、消去では、蓄積された電荷(電子)は、ホットホールの注入によって打ち消される。ホットホールは、不純物領域40の表面でB−Bトンネリングによって発生させることができる。このとき、ゲート導電層14aの電圧Vgは負電圧(例えば−3V)に、不純物領域40の電圧は5Vにバイアスされる。
【0045】
(3)読出し
また、読出しでは、ゲート導電層14aの電圧Vgおよびビット線(D[i+2])は正電圧に、ソース線(D[i+1])はグランドにバイアスされる。
【0046】
3.半導体装置の製造方法
次に、図3〜図12を参照しながら、図1に示す半導体装置の製造方法について説明する。各断面図は、図1に示す断面に対応する。図3〜図12において、図1,図2で示す部分と実質的に同一の部分には同一の符号を付し、重複する記載は省略する。
【0047】
(1)まず、半導体層10の表面に、ONO膜からなる積層体22を形成する(図3参照)。
【0048】
最初に、P型の半導体基板からなる半導体層10の表面に、酸化シリコンからなる第1絶縁層22aを熱酸化法により成膜する。ここで、第1絶縁層22aの形成に、熱酸化法のかわりにCVD法を用いてもよい。
【0049】
次に、第1絶縁層22aに対しアニール処理を施す。このアニール処理は、NH3ガスを含む雰囲気で行なわれる。この前処理により、酸化シリコンからなる第1絶縁層22a上に窒化シリコンからなる電荷捕捉層22bを堆積する際に、電荷捕捉層22bが均一に堆積し易くなる。次いで、窒化シリコンからなる電荷捕捉層22bを、CVD法によって成膜する。
【0050】
次に、酸化シリコンからなる第2絶縁層22cを、CVD法で形成する。この第2絶縁層22cは、ISSG(In−situ Steam Generation)処理を用いて成膜することもできる。ISSG処理によって成膜された膜は緻密である。ISSG処理によって成膜した場合、後述するONO膜を緻密化するためのアニール処理を省略することができる。
【0051】
なお、上記工程において、電荷捕捉層22bと第2絶縁層22cとを同一の炉内で成膜することにより、出炉による界面の汚染を防止することができる。これにより、均質なONO膜を形成することができるため、安定した電気特性を有するメモリセル100(図1参照)が得られる。また、界面の汚染を除去するための洗浄工程が不要となるため、工程数の削減を図ることができる。
【0052】
これらの各層を成膜した後、たとえばウエット酸化またはLMP酸化によるアニール処理を行い、各層を緻密化することが好ましい。以上の工程により、図3に示すように、積層体22が得られる。
【0053】
(2)次に、ロジック回路領域2000のうち、少なくともMOSトランジスタ200のゲート電極14b(図1参照)を形成する領域において、積層体22を除去する(図4参照)。
【0054】
具体的には、積層体22の上に、レジスト層(図示せず)を形成した後、公知のフォトリソグラフィ工程によって、所定のパターンのレジスト層R1を形成する。このレジスト層R1は、少なくともゲート電極14bが形成される位置に開口部を有する。このレジスト層R1をマスクとして、積層体22をエッチングする。これにより、図4に示すように、ロジック回路領域2000のうち、少なくともMOSトランジスタ200のゲート電極14b(図1参照)を形成する領域において、積層体22を除去する。その後、レジスト層R1を除去する。
【0055】
次いで、ロジック回路領域2000において、半導体層10の表面に、MOSトランジスタ200のゲート絶縁層42を形成する(図5参照)。ゲート絶縁層42は、例えば酸化シリコンからなる。この場合、ゲート絶縁層42は、熱酸化法によって形成することができる。なお、前述の積層体22の緻密化を目的とするウエット酸化によるアニール処理の際に、酸化性雰囲気下で処理を行なうことにより、ゲート絶縁層42を形成することもできる。
【0056】
(3)次いで、積層体22およびゲート絶縁層42上に、導電層14を堆積する(図5参照)。
【0057】
この導電層14は、後のパターニング工程によって、ゲート導電層14aおよびゲート電極14bになる。この導電層14は、例えばドープトポリシリコンからなる。次いで、導電層14に含まれるN型不純物を活性化するのためのアニール処理を行なう。
【0058】
(4)次いで、導電層14をパターニングして、メモリ領域1000にゲート導電層14aを、ロジック回路領域2000にゲート電極14bをそれぞれ形成する(図6参照)。
【0059】
具体的には、レジスト層R2を形成した後、このレジスト層R2をマスクとして導電層14をパターニングする。レジスト層R2は、ゲート導電層14aおよびゲート電極14bが形成される領域を除く領域に開口部を有する。これにより、図6に示すように、メモリ領域1000において、メモリセル100のゲート導電層14aが形成され、ロジック回路領域2000において、MOSトランジスタ200(図1参照)のゲート電極14bが形成される。
【0060】
(5)次いで、メモリセル領域1000において、半導体層10に、第3不純物領域17および第1不純物領域18を形成する(図7および図8参照)。
【0061】
まず、図7に示すように、開口部26を有するレジスト層R3を形成する。ここで、開口部26は、第1および第3不純物領域18,17を形成する領域上に設けられている。
【0062】
次いで、この開口部26に、P型不純物を導入する。これにより、図8に示すように、半導体層10に第3不純物領域17を形成する。その後、開口部26に、N型不純物を導入する。その後、レジスト層R3を除去する。これにより、図8に示すように、半導体層10において、第3不純物領域17と隣り合う第1不純物領域18を形成する。ここで、第3不純物領域17は、第1不純物領域18よりも、チャネル領域の中央部により近い位置まで配置されている。
【0063】
(6)次いで、半導体層10に、第2不純物領域19を形成する(図9および図10参照)。
【0064】
まず、図9に示すように、レジスト層R4を形成する。レジスト層R4は、少なくとも第1および第3不純物領域18,17を覆っている。次いで、このレジスト層R4をマスクとして、N型の不純物23を導入する。その後、レジスト層R4を除去する。これにより、図10に示すように、メモリ領域1000およびロジック回路領域2000において、半導体層10に第2不純物領域19を形成する。
【0065】
メモリ領域1000においては、図10に示すように、第1不純物領域18および第2不純物領域19は、ゲート導電層14aを挟むように配置される。また、ロジック回路領域2000においては、2つの第2不純物領域19,19がゲート電極14bを挟むように配置される。ロジック回路領域2000において、ゲート電極14bを挟むように配置された第2不純物領域19は、MOSトランジスタ200のソース/ドレイン領域32,34の低濃度不純物領域(第4および第5不純物領域)として機能する。
【0066】
(7)次いで、ゲート導電層14aおよびゲート電極14bの両側壁に、サイドウォール絶縁層15を形成する(図11および図12参照)。
【0067】
まず、図11に示すように、サイドウォール絶縁層15を形成するための絶縁層15aを全面に形成する。次いで、図12に示すように、この絶縁層15aを異方性エッチングする。これにより、ゲート導電層14aおよびゲート電極14bの両側壁に、サイドウォール絶縁層15が形成される。
【0068】
また、この工程において、図12に示すように、メモリセル領域1000において、ゲート導電層14aの下に、第1絶縁層22a,電荷捕捉層22bおよび第2絶縁層22cからなる積層体122が形成される。
【0069】
(8)次いで、メモリ領域1000に不純物領域16を、ロジック回路領域2000に不純物領域16,16を形成する(図1参照)。この不純物領域16は、具体的には、N型不純物を半導体層10に導入することにより形成される。この不純物領域16のN型不純物の濃度は、第2不純物領域19のN型不純物の濃度よりも高く設定する。
【0070】
また、この不純物領域16は、図1に示すように、半導体層10のうち、ゲート導電層14a、ゲート電極14bおよびサイドウォール絶縁層15が上部に形成されている領域には形成されない。また、メモリセル領域1000において、隣り合うメモリセル100では、この不純物領域16は連続している。
【0071】
さらに、ロジック領域2000においては、不純物領域16が形成されることにより、それぞれ、第4不純物領域19および不純物領域16、ならびに第5不純物領域16および不純物領域16からなるLDD構造のソース/ドレイン領域32,34が得られる。
【0072】
以上の工程により、メモリセル100を含むメモリ領域1000と、MOSトランジスタ200を含むロジック回路領域2000とを含む半導体装置が得られる。
【0073】
4.利点
本実施の形態の半導体装置およびその製造方法の利点を説明する前に、公表特許公報または文献にて開示されている不揮発性メモリセルについて説明する。
【0074】
(1)公表特許公報に開示されている不揮発性メモリセルの構造1
図15は、特表2001−512290号公報に開示されている不揮発性メモリセルを模式的に示す断面図である。図15に示すメモリセル900は、半導体基板910の上に形成されたONO膜922と、ONO膜922の上に形成された導電ゲート層904と、半導体基板910に形成されたソース916およびドレイン914とを含む。ONO膜922は、酸化シリコン層922a、窒化シリコン層922b、および酸化シリコン層922cの積層膜からなる。このメモリセル900では、導電ゲート層904の両端に接合濃度勾配を設け、書込み時に流す電流の向きによって、ONO膜922中の窒化シリコン層922bの両端部924,926に独立に情報を書込む。
【0075】
図15に示すメモリセル900においては、窒化シリコン層922bの両端部924,926に独立に情報を書込む必要があるため、メモリセル900においては、図15に示すゲート長hをある程度確保することが必要となる。このことがメモリセルの小型化の妨げとなる。特に、図15には図示しないが、ソース916およびドレイン914がLDD構造を有する場合、短チャネル効果が発生しやすくなるため、ゲート長hを小さくすることが困難である。
【0076】
また、窒化シリコン層922bの両端部924,926に独立に情報を書込む場合、両端部924,926を読み分けるためのバイアス操作が複雑になる。さらに、バイアス操作の複雑化に伴い、隣接ビットへの誤書込みや誤消去が発生する可能性が高くなり、その結果、メモリセルの信頼性が低下するおそれがある。
【0077】
(2)文献にて開示されている不揮発性メモリセルの構造2
図16は、文献(Y.Hayashi,et al ,2000 Symposium on VLSI Technology Digest of Technical Papers p.122−p.123)に開示されているMONOS型の不揮発性メモリセルを模式的に示す断面図である。
【0078】
このメモリセル800は、図16に示すように、半導体基板110上に第1ゲート絶縁層112を介してワードゲート114が形成されている。そして、ワードゲート114の両サイドには、それぞれサイドウォール状の第1コントロールゲート120および第2コントロールゲート130が配置されている。第1コントロールゲート120の底部と半導体基板110との間には、第2ゲート絶縁層122が存在し、第1コントロールゲート120の側面とワードゲート114との間にはサイド絶縁層124が存在する。同様に、第2コントロールゲート130の底部と半導体基板110との間には、第2ゲート絶縁層132が存在し、第2コントロールゲート130の側面とワードゲート114との間にはサイド絶縁層134が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート120とコントロールゲート130との間の半導体基板110には、ソース領域またはドレイン領域を構成する不純物領域116,118が形成されている。
【0079】
このように、ひとつのメモリセル800は、ワードゲート114の側面に2つのMONOS型メモリ素子を有する。そして、これらの2つのMONOS型メモリ素子は独立に制御でき、したがって、メモリセル800は、2ビットの情報を記憶することができる。
【0080】
このMONOS型のメモリセルの動作は、以下のようにして行われる。メモリセル800の一方のコントロールゲートは、他方のコントロールゲートをオーバライド電圧にバイアスすることで、書込みおよび読出しをそれぞれ独立に選択することができる。
【0081】
書込み(プログラム)については、図16に示すCG[i+1]の左側の第2ゲート絶縁層(ONO膜)132に電子を注入する場合を用いて説明する。この場合、ビット線(不純物領域)118(D[i+1])は、4〜5Vのドレイン電圧にバイアスされている。コントロールゲート130(CG[i+1])は、ホットエレクトロンをコントロールゲート130(CG[i+1])の左側の第2ゲート絶縁層32に注入させるために、5〜7Vにバイアスされる。ワードゲート114(Gw[i]およびGw[i+1])に接続されるワード線は、書込み電流を所定値(〜10μA)に限定するために、ワードゲートのしきい値より少し高い電圧にバイアスされる。コントロールゲート120(CG[i])は、オーバーライド電圧にバイアスされる。このオーバーライド電圧によって、記憶状態に関係なく、コントロールゲート120(CG[i])の下のチャネルを導通させることができる。左側のビット線116(D[i])は、グランド電圧にバイアスされる。そして、他の選択されないメモリセルのコントロールゲートおよび拡散層は、グランド電圧に設定される。
【0082】
消去では、蓄積された電荷(電子)は、ホットホールの注入によってうち消される。ホットホールは、ビット拡散層118の表面でB−Bトンネリングによって発生させることができる。このとき、コントロールゲートの電圧Vcgは負電圧(−5〜−6V)に、ビット拡散層の電圧は5〜6Vにバイアスされる。
【0083】
上述したMONOS型のメモリセル800によれば、ひとつのメモリセル内に独立に制御可能な2つのプログラミングサイトを有し、3F2のビット密度(bit density)を達成できることが、上記文献に記載されている。
【0084】
しかしながら、上述したメモリセル800では、ひとつのメモリセル内に存在する2つのプログラミングサイトを独立して制御する。すなわち、書込み時には、2つのプログラミングサイトのうちの一つを選択的に書込む必要がある。このため、複雑なバイアス操作が必要となる。また、隣り合うビットにおける誤書込みや誤消去が発生する可能性が高く、信頼性が低下するおそれがある。さらに、メモリセルへの書込み、消去、読出し時の操作が複雑であることから、メモリセルを制御する周辺回路が複雑化および大型化する結果、周辺回路の面積が増大する。その結果、半導体装置全体の小型化が妨げられるおそれがある。
【0085】
(3)本実施の形態の半導体装置
これに対して、本実施の形態の半導体装置によれば、以下の利点を有する。
【0086】
(a)構造上の利点
第1に、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられたN型の第1不純物領域18を含み、第1不純物領域18は、半導体層10のうちゲート導電層14aの他方の端部近傍よりもN型不純物の濃度が高い。この構成によれば、電荷捕捉層22bのうち第1不純物領域18近傍の領域においてのみ、ホットキャリアを導入させることができる。すなわち、半導体層10のうちゲート導電層14aの一方の端部近傍に設けられた不純物領域(第1不純物領域18)を主に、メモリセル100の書込みに関与させることができる。
【0087】
具体的には、本実施の形態のメモリセル100は、ゲート導電層14aを挟むように配置された第1および第2不純物領域18,19を含み、第1不純物領域18は、第2不純物領域19よりも不純物濃度が高い。これにより、第1不純物領域18と半導体層10との濃度勾配は、第2不純物領域19と半導体層10との濃度勾配よりも大きくなっている。その結果、第1不純物領域18および第2不純物領域19に同程度のバイアスがかかった場合でも、第2不純物領域19においては、ホットキャリアの発生が抑えられるため、電荷捕捉層22bのうち第1不純物領域18側(電荷捕捉層22bのうち第1不純物領域18近傍の領域)においてのみ、ホットキャリアの注入が生じることになる。これにより、図14に示すように、電荷捕捉層22bのうち第1不純物領域18近傍の領域にのみ、ホットキャリアを導入することができる。
また、上述したように、メモリセル100においては、電荷捕捉層22bのうち第1不純物領域18近傍の領域にのみホットキャリアが注入されることにより、セルの書込みが行なわれる。一方、第2不純物領域19は、第1不純物領域18よりもN型不純物濃度が低く設定されているため、第2不純物領域19においては、ホットキャリアの発生が抑えられる。このため、第2不純物領域19にバイアスがかかっても、電荷捕捉層22bのうち第2不純物領域19近傍の領域には、ホットキャリアが注入されることはない。これにより、ディスターブが起こりにくくなり、メモリセルアレイの構成の自由度が大きくなるという利点を有する。
【0088】
さらに、メモリセル100の第2不純物領域19において、ホットキャリアの発生が抑えられることにより、ゲート導電層14aのうち第2不純物領域19近傍での電界集中を緩和することができる。すなわち、第2不純物領域19に高電圧が印加された場合に、誤書込みの発生や特性変化を抑えることができ、かつ読出し時のストレスに対する耐久性を高めることができる。
【0089】
第2に、チャネル領域により近い側で第1不純物領域18と隣り合う第3不純物領域17を含み、この第3不純物領域17は、第1不純物領域18と異なる導電型(P型)の不純物が導入されている。この第3不純物領域17がチャネル領域により近い側で第1不純物領域18と隣り合っていることにより、第1不純物領域18と第3不純物領域17との間の濃度勾配をより大きくすることができる。これにより、電荷捕捉層22bのうち第1不純物領域18近傍の領域へのホットキャリアの注入をより促進させることができる。
【0090】
例えば、半導体層10のP型不純物の濃度が低い場合でも、この第3不純物領域17が第1不純物領域18と隣り合って配置されていることにより、第1不純物領域18と第3不純物領域17との間の濃度勾配を大きくすることができるため、電荷捕捉層22bのうち第1不純物領域18近傍の領域へのホットキャリアの注入をより促進することができる。
【0091】
第3に、前述した構造1のメモリセル900(図15参照)とは異なり、本実施の形態のメモリセル100では、ゲート導電層14aの一方の端部においてのみ電荷が蓄積される。
【0092】
具体的には、本実施の形態のメモリセル100においては、ゲート導電層14aの一方の端部近傍に第1不純物領域18が形成され、ゲート導電層14aの他方の端部近傍に、第1不純物領域18と比較してN型不純物の濃度が小さい第2不純物領域19が形成されている。このため、電荷捕捉層22bのうちゲート導電層14aの一方の端部近傍においてのみ電荷を蓄積させることができる。一方、電荷捕捉層22bのうちゲート導電層14aの他方の端部近傍は、電荷蓄積領域として機能しない。これにより、本実施の形態のメモリセル100は、構造1のメモリセル900と比較して、短チャネル効果が発生しにくいため、ゲート長をより小さくすることができる。その結果、メモリセルの小型化を図ることができる。
【0093】
(b)動作(オペレーション)上の利点
第1に、前述した構造2のメモリセル800(図16参照)とは異なり、読出しおよび書込み時に、選択ビットの反対側をオーバーライドする必要がない。これにより、チャネル領域(図1に示す第1不純物領域18および不純物領域16)が、直列の選択ゲート(図13のSL0,SL1)として機能するため、過消去の発生を防止することができる。また、本実施の形態のメモリセル100によれば、書込みおよび消去時のバイアス方向が限定される。このため、ソース線およびビット線を隣接ビットと共有していても、誤書込みおよび誤消去のリスクを低減することができる。以上により、信頼性に優れたメモリセル100を得ることができる。
【0094】
第2に、前述した構造2のメモリセル800(図16参照)とは異なり、本実施の形態のメモリセル100では、1つのメモリセル内にプログラミングサイトを1つ有する。したがって、1つのメモリセル内にプログラミングサイトを2つ有する前述の構造2のメモリセル800(図16参照)と比較して、本実施の形態のメモリセル100では、メモリセルのオペレーションの制御がより容易である。このため、メモリセルのオペレーションを制御するための周辺回路をより簡素化することができる。その結果、周辺回路の面積を低減することができるため、半導体装置全体の小型化を達成することができる。
【0095】
(c)製造プロセス上の利点
第1に、本実施の形態のメモリセル100の製造方法によれば、簡便な方法にて、信頼性に優れたメモリセル100を製造することができる。この理由を以下に説明する。
【0096】
例えば、構造2(図16参照)のメモリセル800を製造するためには、導電性のサイドウォール120,130を形成する工程が必要である。一方、本実施の形態のメモリセル100の製造方法によれば、このような導電性のサイドウォールの形成工程は不要である。すなわち、本実施の形態のメモリセル100の構造およびその製造方法は、図16に示す構造2のメモリセル800に比べて通常のFETの構造およびその製造方法に近いため、非常に簡便な方法にて、信頼性に優れたメモリセル100を製造することができる。
【0097】
第2に、メモリセル領域1000に形成されるメモリセル100と、ロジック回路領域2000に形成されるMOSトランジスタ200とを、同一の製造工程中で形成することができるため、簡便な製造プロセスを達成することができる。例えば、メモリセル100のゲート導電層14aと、MOSトランジスタ200のゲート電極14bとを同じパターニング工程にて形成することができる。また、メモリセル100の第2不純物領域19と、MOSトランジスタ200のソース/ドレイン領域32,34中の第4および第5不純物領域(第2不純物領域)19,19とを同一の工程にて形成することができる。
【0098】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層10としてバルク状の半導体基板を用いたが、SOI基板の半導体層を用いてもよい。また、上記実施の形態では、不純物領域16上に第1絶縁層22aが形成されている例(図1参照)について示したが、あるいは、不純物領域16上の第1絶縁層22aを除去した後、チタンやコバルト等の金属を含むシリサイド層(図示せず)を半導体層10の表面に形成してもよい。また、ゲート導電層14aおよびゲート電極14bの上面にも、図示しないシリサイド層を形成することができる。
【図面の簡単な説明】
【図1】本発明の一実施形態の半導体装置を模式的に示す断面図である。
【図2】図1に示すゲート導電層と積層体との界面近傍を模式的に示す拡大断面図である。
【図3】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図4】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図5】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図6】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図7】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図8】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図9】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図10】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図11】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図12】図1に示す半導体装置の一製造工程を模式的に示す断面図である。
【図13】図1に示すメモリセルを含むメモリセルアレイの等価回路を模式的に示す図である。
【図14】図1に示すメモリセルを模式的に示す断面図である。
【図15】公表特許公報に開示されたメモリセルの一例を模式的に示す断面図である。
【図16】文献に開示されたメモリセルの一例を模式的に示す断面図である。
【符号の説明】
10 半導体層、 14 導電層、 14a ゲート導電層、 14b ゲート電極、 15 サイドウォール絶縁層、 15a 絶縁層、 16 不純物領域、 17 第3不純物領域、 18 第1不純物領域、 19 第2不純物領域、 22,122 積層体、 22a 第1絶縁層、 22b 電荷捕捉層、 22c 第2絶縁層、 23 不純物、 26 開口部、 32,34 ソース/ドレイン領域、 40,50 不純物領域、 42 ゲート絶縁層、 100メモリセル(不揮発性記憶装置)、 200 絶縁ゲート型電界効果トランジスタ、 Bl0〜BL4 ビット線、 R1〜R4 レジスト層、 SL0,Sl1 選択ワード線、 WL1〜WL4 ワード線
Claims (11)
- 半導体層上に設けられ、第1絶縁層、電荷捕捉層、および第2絶縁層からなる積層体と、
前記積層体上に設けられたゲート導電層と、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に設けられた第1導電型の第1不純物領域と、
を含み、
前記第1不純物領域は、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも、第1導電型不純物の濃度が高い、不揮発性記憶装置。 - 請求項1において、
さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に設けられた第1導電型の第2不純物領域を含み、
前記第1および第2不純物領域は、前記ゲート導電層を挟むように配置され、
前記第1不純物領域は、前記第2不純物領域よりも、第1導電型不純物の濃度が高い、不揮発性記憶装置。 - 請求項1または2において、
前記第1および第2絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、不揮発性記憶装置。 - 請求項1ないし3のいずれかにおいて、
さらに、前記半導体層のうち前記ゲート導電層の下部の領域に形成されるチャネル領域と、
前記チャネル領域により近い側で前記第1不純物領域と隣り合う第2導電型の第3不純物領域と、を含む、不揮発性記憶装置。 - 半導体層の上方に、第1絶縁層、電荷捕捉層、および第2絶縁層の積層体を形成し、
前記積層体の上方に、導電層を形成し、
前記導電層をパターニングして、ゲート導電層を形成し、
前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第1導電型不純物の濃度が高い第1導電型の第1不純物領域を形成すること、
を含む、不揮発性記憶装置の製造方法。 - 請求項5において、
さらに、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第1不純物領域よりも第1導電型不純物の濃度が低い第2不純物領域を形成すること、を含む、不揮発性記憶装置の製造方法。 - 請求項5または6において、
前記第1および第2絶縁層は、酸化シリコンからなり、
前記電荷捕捉層は、窒化シリコンからなる、不揮発性記憶装置の製造方法。 - 請求項5ないし7のいずれかにおいて、
さらに、前記ゲート導電層を形成した後、前記第1不純物領域を形成する前に、前記半導体層に第2導電型の第3不純物領域を形成すること、を含む、不揮発性記憶装置の製造方法。 - 不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、
半導体層の上方に、第1絶縁層、電荷捕捉層、および第2絶縁層の積層体を形成し、
前記ロジック回路領域のうち、少なくとも絶縁ゲート型電界効果トランジスタのゲート電極を形成する領域において、前記積層体を除去した後、前記電界効果トランジスタのゲート絶縁層を形成し、
前記積層体および前記ゲート絶縁層の上方に、導電層を形成し、
前記導電層をパターニングして、前記メモリ領域にゲート導電層を、前記ロジック回路領域に前記ゲート電極をそれぞれ形成し、
前記メモリ領域において、前記半導体層のうち前記ゲート導電層の一方の端部近傍に、前記半導体層のうち前記ゲート導電層の他方の端部近傍よりも第1導電型不純物の濃度が高い第1導電型の第1不純物領域を形成し、
前記ロジック回路領域において、前記半導体層に不純物を導入して、前記絶縁ゲート型電界効果トランジスタのソース領域またはドレイン領域の少なくとも一部である第4および第5不純物領域を、前記ゲート電極を挟むように形成すること、
を含む、半導体装置の製造方法。 - 請求項9において、
さらに、前記メモリ領域において、前記半導体層のうち前記ゲート導電層の他方の端部近傍に、前記第1不純物領域よりも第1導電型不純物の濃度が低い第2不純物領域を形成すること、を含む、半導体装置の製造方法。 - 請求項9または10において、
前記第2、第4および第5不純物領域を、同一工程にて形成する、半導体装置の製造方法。
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