KR20050069437A - 에스램 소자의 제조방법 - Google Patents

에스램 소자의 제조방법

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Abstract

본 발명은 1T형 SRAM 소자에 있어서 접합 노드 영역을 안정적으로 확보할 수 있는 SRAM 소자 제조방법에 관한 것으로서,
본 발명에 따른 SRAM 소자의 제조방법은 셀 영역과 페리 영역으로 구분되는 반도체 기판을 준비하는 단계;와, 상기 기판 전면 상에 산화막 및 도전층을 순차적으로 적층하는 단계;와, 상기 도전층 및 산화막을 선택적으로 패터닝하여 상기 셀 영역에 제 1 및 제 2 도전층 패턴을 형성하고, 상기 페리 영역에 제 3 도전층 패턴을 형성하는 단계;와, 상기 제 1, 제 2 및 제 3 도전층 패턴을 포함한 기판 전면 상에 제 1, 제 2 및 제 3 절연막을 순차적으로 적층하는 단계;와, 상기 페리 영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계;와, 상기 노출된 페리 영역의 제 1, 제 2 및 제 3 절연막을 이방성 식각하여 상기 제 3 도전층 패턴의 좌우 측벽에 제 3 스페이서를 형성하는 단계;와, 상기 셀 영역의 제 3 절연막을 제거하는 단계;와, 상기 셀 영역을 노출시키는 제 2 감광막 패턴을 형성하는 단계;와, 상기 노출된 셀 영역의 제 1 및 제 2 절연막을 이방성 식각하여 상기 제 1 및 제 2 도전층 패턴의 좌우 측벽에 각각 제 1 스페이서와 제 2 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

에스램 소자의 제조방법{Method for fabricating static random access memory device}
본 발명은 SRAM 소자의 제조방법에 관한 것으로서, 보다 상세하게는 1T형 SRAM 소자에 있어서 접합 노드 영역을 안정적으로 확보할 수 있는 SRAM 소자 제조방법에 관한 것이다.
최근, SRAM 소자의 고집적화 및 성능 향상에 대한 요구로 1개의 캐패시터와 1개의 트랜지스터로 구성되는 1T형 SRAM 소자가 제안되었다. 1T형 SRAM 소자를 안정적으로 구현하기 위한 조건 중의 하나는 트랜지스터와 캐패시터 사이의 영역 즉, 접합 노드 부위의 전기적 특성을 안정적으로 담보하는 것이다. 상기 접합 노드의 특성이 취약할 경우 캐패시터의 정전 용량이 감소하는 등의 캐패시터 성능 저하를 유발하여 소자의 신뢰성 및 수율을 악화시키는 요인으로 작용한다.
종래 기술에 따른 1T형 SRAM 소자의 제조방법을 설명하면 다음과 같다. 도 1a 내지 1c는 종래 기술에 따른 1T형 SRMA 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 1a에 도시한 바와 같이 반도체 기판(101)의 액티브 영역을 정의하는 소자분리막(102)을 형성한다. 상기 액티브 영역은 셀(cell) 영역과 페리(peri) 영역으로 구분된다. 이와 같은 상태에서, 상기 기판(101) 전면 상에 산화막 및 도전층을 순차적으로 적층한다. 그런 다음, 상기 산화막 및 도전층을 선택적으로 패터닝한다. 이에 따라, 셀 영역에는 트랜지스터를 위한 게이트 절연막(103a)과 게이트 전극 패턴(104a) 및 캐패시터를 위한 유전막(103b)과 상부전극 패턴(104b)을 형성된다. 페리 영역에는 트랜지스터를 위한 게이트 절연막(103c) 및 게이트 전극 패턴(104c)이 형성된다. 이어, LDD 구조를 위한 저농도의 불순물 이온을 기판 전면에 주입하여 상기 게이트 전극 및 캐패시터 좌우의 기판 내부에 저농도 불순물 이온 영역(n-)을 형성한다. 그런 다음, 도 1b에 도시한 바와 같이 상기 기판 전면 상에 제 1 및 제 2 절연막(105)(106)을 적층한다. 여기서, 제 1 및 제 2 절연막(105)(106)의 총두께는 1000Å 정도이다.
이어, 도 1c에 도시한 바와 같이 상기 기판이 노출되도록 상기 제 1 및 제 2 절연막(105)(106)을 이방성 식각을 진행하여 셀 영역과 페리 영역의 상기 게이트 전극의 측벽 및 캐패시터의 측벽에 스페이서를 형성한다. 그런 다음, 기판 전면에 소스/드레인 형성을 위한 고농도의 불순물 이온을 주입한다.
상기의 공정을 통해 완성되는 종래의 1T형 SRAM 소자는 셀 영역에 있어서, 게이트 전극 및 상부전극 측벽에 형성되는 스페이서들 간의 간격이 좁아 후속의 공정으로 형성되는 소스/드레인 영역의 간격 즉, 접합 노드의 폭이 매우 협소하다.
상기 접합 노드의 폭이 좁게 되면 전술한 바와 같이 캐패시터의 정전 용량이 감소하는 등의 캐패시터 성능 저하를 유발하여 소자의 신뢰성 및 수율을 악화시키는 요인으로 작용한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 1T형 SRAM 소자에 있어서 접합 노드 영역을 안정적으로 확보할 수 있는 SRAM 소자 제조방법을 제공하는데 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 SRMA 소자의 제조방법은 셀 영역과 페리 영역으로 구분되는 반도체 기판을 준비하는 단계;와, 상기 기판 전면 상에 산화막 및 도전층을 순차적으로 적층하는 단계;와, 상기 도전층 및 산화막을 선택적으로 패터닝하여 상기 셀 영역에 제 1 및 제 2 도전층 패턴을 형성하고, 상기 페리 영역에 제 3 도전층 패턴을 형성하는 단계;와, 상기 제 1, 제 2 및 제 3 도전층 패턴을 포함한 기판 전면 상에 제 1, 제 2 및 제 3 절연막을 순차적으로 적층하는 단계;와, 상기 페리 영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계;와, 상기 노출된 페리 영역의 제 1, 제 2 및 제 3 절연막을 이방성 식각하여 상기 제 3 도전층 패턴의 좌우 측벽에 제 3 스페이서를 형성하는 단계;와, 상기 셀 영역의 제 3 절연막을 제거하는 단계;와, 상기 셀 영역을 노출시키는 제 2 감광막 패턴을 형성하는 단계;와, 상기 노출된 셀 영역의 제 1 및 제 2 절연막을 이방성 식각하여 상기 제 1 및 제 2 도전층 패턴의 좌우 측벽에 각각 제 1 스페이서와 제 2 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 절연막은 150∼250Å, 제 2 절연막은 450∼550Å, 그리고 제 3 절연막은 250∼350Å의 두께로 형성할 수 있다.
바람직하게는, 상기 제 1 도전층 패턴은 트랜지스터의 게이트 전극이고, 상기 제 2 도전층 패턴은 캐패시터의 상부전극일 수 있다.
본 발명의 특징에 따르면, 셀 영역과 페리 영역으로 구분되는 SRAM 소자의 제조에 있어서, 상기 셀 영역의 게이트 전극 및 상부전극의 측벽에 형성되는 스페이서의 폭과 상기 페리 영역의 게이트 전극 측벽에 형성되는 스페이서의 폭을 다르게 설정함으로써 셀 영역의 트랜지스터와 캐패시터 사이의 접합 노드 영역을 안정적으로 확보할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 SRAM 소자의 제조방법을 상세히 설명하기로 한다. 도 2a 내지 2d는 본 발명에 따른 SRAM 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이 단결정 실리콘 등의 재질로 이루어지는 반도체 기판에 대해 액티브 영역을 정의하기 위해 아이솔레이션 공정, 예를 들어 STI(Shallow Trench Isolation, STI) 공정을 이용하여 상기 반도체 기판(201)의 필드 영역에 소자분리막(202)을 형성한다. 여기서, 상기 반도체 기판(201)으로는 제 1 도전형 단결정 실리콘 기판(201)이 사용될 수 있고, 제 1 도전형은 n형 또는 p형이 될 수 있다. 여기서, 상기 반도체 기판(201)은 셀(cell) 영역과 페리(peri) 영역으로 구분된다.
상기 소자분리막(202)의 형성이 완료되면, 상기 반도체 기판(201)의 액티브 영역 상에 산화막을 열산화 공정 등을 통해 형성시킨다. 이후, 도면에 도시되지 않았지만 채널 영역의 문턱 전압을 원하는 값으로 조정하기 위해 불순물 이온을 상기 기판(201) 표면 근처에 주입할 수 있다.
이어서, 상기 산화막 상에 다결정 실리콘과 같은 도전층을 적층한다. 그런 다음, 통상의 포토리소그래피 공정을 이용하여 상기 도전층에 소정의 감광막 패턴(도시하지 않음)을 형성한다. 상기 감광막 패턴은 셀 영역에 있어서, 제 1 게이트 전극이 형성될 영역 및 상부전극이 형성될 영역을 마스킹(masking)하고, 페리 영역에 있어서 제 2 게이트 전극이 형성될 영역을 마스킹한다. 이어, 상기 감광막 패턴을 식각 마스크로 이용하여 노출된 상기 도전층 및 산화막을 기판(201)이 드러나도록 식각한다. 이에 따라, 셀 영역에 제 1 도전층 패턴(204a)과 제 2 도전층 패턴(204b)이 형성되며, 페리 영역에 제 3 도전층 패턴(204c)이 형성된다. 여기서, 상기 제 1 도전층 패턴(204a)은 게이트 전극, 상기 제 2 도전층 패턴(204b)은 상부전극일 수 있으며, 상기 제 3 도전층 패턴(204c)은 게이트 전극 또는 상부전극일 수 있다. 이에 따라, 상기 제 2 도전층 패턴, 산화막(유전막)(203b) 및 하부전극에 해당하는 기판(201)으로 이루어진 캐패시터가 완성된다.
이와 같은 상태에서, 기판(201) 전면에 LDD 영역을 형성하기 위한 저농도의 제 2 도전형 불순물 이온 주입 공정을 실시하여 상기 제 1, 제 2 및 제 3 도전층 패턴(204a)(204b)(204c) 좌우의 기판(201) 내부에는 저농도 불순물 이온 영역이 형성된다. 그런 다음, 상기 기판(201)을 급속 열처리 공정 등을 통하여 상기 저농도 불순물 이온 영역을 활성화시킨다.
이어, 도 2b에 도시한 바와 같이 기판(201) 전면 상에 제 1, 제 2 및 제 3 절연막(205)(206)(207)을 순차적으로 적층한다. 이 때, 상기 제 1 절연막(205)은 150∼250Å, 제 2 절연막(206)은 450∼550Å, 그리고 제 3 절연막(207)은 250∼350Å의 두께로 적층하는 것이 바람직하다. 여기서, 상기 제 1 절연막(205)과 제 3 절연막(207)은 산화막으로 형성하고, 상기 제 2 절연막(206)은 질화막으로 형성하는 것이 바람직하다.
그런 다음, 도 2c에 도시한 바와 같이 기판(201) 전면 상에 감광막을 도포한 다음, 포토리소그래피 공정을 이용하여 상기 페리 영역을 노출시키는 제 1 감광막 패턴(208)을 형성한다. 이어, 상기 에치백 공정으로서 이방성 식각 특성을 갖는 반응성 이온 에칭(Reactive Ion Etching, RIE) 공정을 이용하여 상기 제 3 도전층 패턴(204c) 및 기판(201) 표면이 노출될 때까지 상기 제 1, 제 2 및 제 3 절연막(205)(206)(207)을 건식 식각한다. 이에 따라, 상기 제 3 도전층 패턴(204c)의 좌우 측벽에 제 3 스페이서(213)가 형성된다.
이와 같은 상태에서, 도 2d에 도시한 바와 같이 상기 셀 영역의 제 3 절연막(207)을 습식 식각을 통해 제거한다. 그런 다음, 재차 기판(201) 전면 상에 감광막을 도포한 다음, 선택적으로 패터닝하여 상기 셀 영역을 노출시키는 제 2 감광막 패턴(도시하지 않음)을 형성한다. 이어, 상기 노출된 셀 영역의 제 1 및 제 2 절연막(205)(206)을 이방성 식각하여 상기 제 1 및 제 2 도전층 패턴(204b)의 좌우 측벽에 각각 제 1 스페이서(211)와 제 2 스페이서(212)를 형성한다. 즉, 상기 제 1 및 제 2 스페이서(211)(212)는 제 1 및 제 2 절연막(205)(206)으로 구성되고, 상기 제 3 스페이서(213)는 제 1, 제 2 및 제 3 절연막(205)(206)(207)으로 구성된다. 이에 따라, 상기 제 1 도전층 패턴(204a)과 제 2 도전층 패턴(204b) 사이의 공간 즉, 접합 노드(junction node) 부위의 폭이 안정적으로 확보될 수 있다.
그런 다음, 상기 기판(201) 전면 상에 소스/드레인 형성을 위한 고농도의 제 2 도전형 불순물 이온 주입 공정을 실시한다. 이후, 도면에 도시하지 않았지만 상기 제 1, 제 2 및 제 3 도전층 패턴(204a)(204b)(204c)의 표면과 기판(201) 표면에 실리사이드층을 형성하는 살리사이드 공정 등과 같은 통상의 반도체 소자의 단위 공정을 적용하면 본 발명에 따른 SRAM 소자의 제조방법은 완료된다.
셀 영역과 페리 영역으로 구분되는 SRAM 소자의 제조에 있어서, 상기 셀 영역의 게이트 전극 및 상부전극의 측벽에 형성되는 스페이서의 폭과 상기 페리 영역의 게이트 전극 측벽에 형성되는 스페이서의 폭을 다르게 설정함으로써 셀 영역의 트랜지스터와 캐패시터 사이의 접합 노드 영역을 안정적으로 확보할 수 있게 된다.
이에 따라, 캐패시터의 정전 용량을 안정적으로 유지할 수 있게 되고 궁극적으로, 소자의 신뢰성 및 수율을 향상시킬 수 있게 된다.
도 1a 내지 1c는 종래 기술에 따른 SRAM 소자의 제조방법을 설명하기 위한 공정 단면도.
도 2a 내지 2d는 본 발명에 따른 SRAM 소자의 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 소자분리막
203 : 산화막 204a: 제 1 도전층 패턴
204b : 제 2 도전층 패턴 204c : 제 3 도전층 패턴
205 : 제 1 절연막 206 : 제 2 절연막
207 : 제 3 절연막 211 : 제 1 스페이서
212 : 제 2 스페이서 213 : 제 3 스페이서

Claims (3)

  1. 셀 영역과 페리 영역으로 구분되는 반도체 기판을 준비하는 단계;
    상기 기판 전면 상에 산화막 및 도전층을 순차적으로 적층하는 단계;
    상기 도전층 및 산화막을 선택적으로 패터닝하여 상기 셀 영역에 제 1 및 제 2 도전층 패턴을 형성하고, 상기 페리 영역에 제 3 도전층 패턴을 형성하는 단계;
    상기 제 1, 제 2 및 제 3 도전층 패턴을 포함한 기판 전면 상에 제 1, 제 2 및 제 3 절연막을 순차적으로 적층하는 단계;
    상기 페리 영역을 노출시키는 제 1 감광막 패턴을 형성하는 단계;
    상기 노출된 페리 영역의 제 1, 제 2 및 제 3 절연막을 이방성 식각하여 상기 제 3 도전층 패턴의 좌우 측벽에 제 3 스페이서를 형성하는 단계;
    상기 셀 영역의 제 3 절연막을 제거하는 단계;
    상기 셀 영역을 노출시키는 제 2 감광막 패턴을 형성하는 단계;
    상기 노출된 셀 영역의 제 1 및 제 2 절연막을 이방성 식각하여 상기 제 1 및 제 2 도전층 패턴의 좌우 측벽에 각각 제 1 스페이서와 제 2 스페이서를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 SRAM 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제 1 절연막은 150∼250Å, 제 2 절연막은 450∼550Å, 그리고 제 3 절연막은 250∼350Å의 두께로 형성하는 것을 특징으로 하는 SRAM 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 제 1 도전층 패턴은 트랜지스터의 게이트 전극이고, 상기 제 2 도전층 패턴은 캐패시터의 상부전극인 것을 특징으로 하는 SRAM 소자의 제조방법.
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