CN105322013B - 半导体元件及其形成方法 - Google Patents

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Abstract

本发明公开一种半导体元件及其形成方法。所述形成方法包括：在衬底上提供至少一堆叠结构。在衬底上依序形成第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层，且第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层覆盖堆叠结构。蚀刻第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层，以于堆叠结构的侧壁上形成三层间隙壁结构。从堆叠结构的一侧算起，三层间隙壁结构包括第一间隙壁、第二间隙壁以及第三间隙壁，且第二间隙壁的介电常数小于第一间隙壁以及第三间隙壁的每一者的介电常数。基于上述，第一间隙壁和第三间隙壁可以保护第二间隙壁，以减少栅极对接触窗的寄生电容，同时可避免栅极受损以提升元件效能。

Description

半导体元件及其形成方法
技术领域
本发明涉及一种集成电路及其形成方法，且特别是涉及一种半导体元件及其形成方法。
背景技术
在集成电路元件中，常通过缩小元件尺寸来达到高速操作和低耗电量的目的。然而，在元件集成度不断提升的情况下，使得目前元件尺寸极小化程度已接近极限。众多有前景的方案中的一种为利用应变工程(strain engineering)来克服元件缩小化的极限。
应变控制的方法是使用相同晶体结构但不同晶格常数(lattice constant)的材料，以达到应变的作用。通常会先于栅极两侧的衬底中形成凹陷，然后于凹陷中形成应变层。若晶体管为N型晶体管，则应变层可为碳化硅(SiC)的外延结构。若晶体管为P型晶体管，则应变层可为硅化锗(SiGe)的外延结构。然而，SiGe/SiC应变层与CMOS制作工艺的整合仍存在问题，例如于栅极两侧的衬底中形成凹陷的过程中，现有的间隙壁无法有效地阻挡蚀刻液，因而造成栅极受损。
发明内容
有鉴于此，本发明的目的在于提供一种半导体元件及其形成方法，其中于栅极的侧壁上形成三层间隙壁结构，两侧的间隙壁比中间的间隙壁还具有耐蚀刻性，因此可保护中间的间隙壁，同时可避免栅极受损。
为达上述目的，本发明提供一种半导体元件的形成方法。在衬底上提供至少一堆叠结构。在衬底上依序形成第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层，且第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层覆盖堆叠结构。蚀刻第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层，以于堆叠结构的侧壁上形成三层间隙壁结构，其中从堆叠结构的一侧算起，三层间隙壁结构包括第一间隙壁、第二间隙壁以及第三间隙壁，且第二间隙壁的介电常数小于第一间隙壁以及第三间隙壁的每一者的介电常数。
在本发明的一实施例中，上述第一间隙壁、第二间隙壁以及第三间隙壁的介电常数均小于7。
在本发明的一实施例中，上述第二间隙壁的材料包括SiCON、SiBCN或SiCOH。
在本发明的一实施例中，上述第一间隙壁以及第三间隙壁包括相同的材料。
在本发明的一实施例中，上述第一间隙壁以及第三间隙壁的每一者的材料包括SiCN。
在本发明的一实施例中，以上述第一间隙壁的总重计，第一间隙壁的碳含量大于约10重量％，且以上述第三间隙壁的总重计，第三间隙壁的碳含量大于约10重量％。
在本发明的一实施例中，上述第一间隙壁以及第三间隙壁的每一者比第二间隙壁对稀释氢氟酸(DHF)或磷酸(H3PO4)还具有耐蚀刻性。
在本发明的一实施例中，形成上述第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层的方法包括：将衬底传送至第一腔室中；引入第一前驱物至第一腔室中，以形成第一间隙壁材料层；将衬底从第一腔室传送至第二腔室；引入第二前驱物至第二腔室中，以形成第二间隙壁材料层；将衬底从第二腔室传送回第一腔室；以及引入第一前驱物至第一腔室中，以形成第三间隙壁材料层。
在本发明的一实施例中，在形成上述第一间隙壁材料层之后，以含氧物种、含硼物种或其组合对第一间隙壁材料层的表面部分进行处理，使所述表面部分形成第二间隙壁材料层。
在本发明的一实施例中，形成上述第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层的方法包括：引入第一前驱物至腔室中；引入所述第一前驱物历时第一时段之后，引入第二前驱物至所述腔室中；引入所述第二前驱物历时第二时段之后，停止所述第二前驱物的供应；以及持续引入所述第一前驱物至所述腔室中历时第三时段。
在本发明的一实施例中，上述第二前驱物包括含氧物种、含硼物种或其组合。
在本发明的一实施例中，蚀刻上述第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层的方法包括进行各向异性蚀刻制作工艺。
本发明另提供一种半导体元件，其包括至少一堆叠结构以及三层间隙壁结构。至少一堆叠结构配置于衬底上。三层间隙壁结构配置于堆叠结构的侧壁上，其中从堆叠结构的一侧算起，三层间隙壁结构包括第一间隙壁、第二间隙壁以及第三间隙壁，且第二间隙壁的介电常数小于第一间隙壁以及第三间隙壁的每一者的介电常数。
在本发明的一实施例中，上述第一间隙壁、第二间隙壁以及第三间隙壁的介电常数均小于7。
在本发明的一实施例中，上述第二间隙壁的材料包括SiCON、SiBCN或SiCOH。
在本发明的一实施例中，上述第一间隙壁以及第三间隙壁包括相同的材料。
在本发明的一实施例中，上述第一间隙壁以及第三间隙壁的每一者的材料包括SiCN。
在本发明的一实施例中，以上述第一间隙壁的总重计，第一间隙壁的碳含量大于约10重量％，且以上述第三间隙壁的总重计，第三间隙壁的碳含量大于约10重量％。
在本发明的一实施例中，上述第二间隙壁的厚度大于第一间隙壁以及第三间隙壁的每一者的厚度。
在本发明的一实施例中，上述第一间隙壁以及第三间隙壁的每一者比第二间隙壁对稀释氢氟酸(DHF)或磷酸(H3PO4)还具有耐蚀刻性。
基于上述，由于堆叠结构的侧壁配置有三层间隙壁结构，且两侧的第一间隙壁与第三间隙壁比中间的第二间隙壁还具有耐蚀刻性，因此可保护中间的间隙壁以减少栅极对接触窗的寄生电容(gate-to-contact parasitic capacitance)，同时可避免栅极受损以提升元件效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1A至图1D为本发明一实施例所绘示的一种半导体元件的形成方法的剖面示意图；
图2为本发明一实施例所绘示的前驱物供应vs.时间的图示。
符号说明
100：衬底
102：界面层
104：栅极
106：顶盖层
108：堆叠结构
110：第一间隙壁材料层
110a：第一间隙壁
112：第二间隙壁材料层
112a：第二间隙壁
114：第三间隙壁材料层
114a：第三间隙壁
115：三层间隙壁结构
116：凹陷
118：应变层
120：介电层
122：开口
具体实施方式
图1A至图1D是依照本发明一实施例所绘示的一种半导体元件的形成方法的剖面示意图。
请参照图1A，在衬底100上提供至少一堆叠结构108。衬底100可为半导体衬底，例如硅衬底。堆叠结构108包括依序配置在衬底100上的界面层102、栅极104以及顶盖层106。界面层102的材料包括氧化硅、氮氧化硅、具有介电常数高于4的高k材料或其组合。高k材料可为金属氧化物，例如稀土族金属氧化物。高k材料可选自由氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafniumsilicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化镧(lanthanumoxide，La2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化钇(yttrium oxide，Y2O3)、氧化锆(zirconium oxide，ZrO2)、钛酸锶(strontium titanate oxide，SrTiO3)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO4)、锆酸铪(hafnium zirconium oxide，HfZrO4)、锶铋钽氧化物(strontium bismuth tantalate，SrBi2Ta2O9，SBT)、锆钛酸铅(lead zirconatetitanate，PbZrxTi1-xO3，PZT)以及钛酸钡锶(barium strontium titanate，BaxSr1-xTiO3，BST)所组成的族群，其中x为介于0与1之间的数值。栅极104的材料包括含硅材料(如非晶硅或多晶硅)或金属(如铝)。顶盖层106的材料包括氮化硅、氧化硅、氮氧化硅或其组合。
在一实施例中，对多晶硅栅极制作工艺而言，堆叠结构108可包括作为界面层102(或称栅介电层)的氧化硅层或氮氧化硅层、作为栅极104的多晶硅层、以及作为顶盖层106的氮化硅层。
在另一实施例中，对先形成高k(high-k first)的金属栅极制作工艺而言，堆叠结构108可包括作为界面层102的包含下层氧化硅层与上层高k层的复合层、作为虚设栅极104的多晶硅层、以及作为顶盖层106的氮化硅层。此外，堆叠结构108可还包括位于高k层与多晶硅层之间的阻障层。阻障层的材料包括TiN。
在又一实施例中，对后形成高k(high-k last)的金属栅极制作工艺而言，堆叠结构108可包括作为界面层102的氧化硅层、作为虚设栅极104的多晶硅层、以及作为顶盖层106的氮化硅层。
请继续参照图1A，在衬底100上依序形成第一间隙壁材料层110、第二间隙壁材料层112以及第三间隙壁材料层114，且第一间隙壁材料层110、第二间隙壁材料层112以及第三间隙壁材料层114覆盖堆叠结构108。此外，第二间隙壁材料层112的介电常数小于第一间隙壁材料层110以及第三间隙壁材料层114的每一者的介电常数。在一实施例中，第一间隙壁材料层110、第二间隙壁材料层112以及第三间隙壁材料层114的介电常数均小于7。举例来说，第二间隙壁材料层112的材料包括介电常数约为5的SiCON、介电常数约为5.2的SiBCN或介电常数约为3～2.5的SiCOH，而第一间隙壁材料层110以及第三间隙壁材料层114的每一者的材料包括介电常数约为6.9的SiCN。此外，第一间隙壁材料层110以及第三间隙壁材料层114的材料可相同或不同。
在一实施例中，形成第一间隙壁材料层110、第二间隙壁材料层112以及第三间隙壁材料层114的方法包括以下步骤。首先，将衬底100传送至第一腔室中。接着，引入第一前驱物至第一腔室中，以形成第一间隙壁材料层110。然后，将衬底100从第一腔室传送至第二腔室。继之，引入第二前驱物至第二腔室中，以形成第二间隙壁材料层112。接下来，将衬底100从第二腔室传送回第一腔室，再引入第一前驱物至第一腔室中，以形成第三间隙壁材料层114。可在第一腔室与第二腔室中进行合适的沉积制作工艺，例如化学气相沉积(CVD)制作工艺、物理气相沉积(PVD)制作工艺或原子层沉积(ALD)制作工艺。在一实施例中，所述第一腔室与第二腔室为同一机台内的不同腔室，故第一间隙壁材料层110、第二间隙壁材料层112以及第三间隙壁材料层114的形成方法为原位(in-situ)沉积法。在另一实施例中，所述第一腔室与第二腔室为不同机台内的不同腔室，故第一间隙壁材料层110、第二间隙壁材料层112以及第三间隙壁材料层114的形成方法为非原位(ex-situ)沉积法。在此实施例中，是将衬底100于不同腔室之间传送，以完成三明治间隙壁结构，但本发明并不以此为限。
在另一实施例中，也可以在相同腔室中完成三明治间隙壁结构。请参照图2，首先，引入第一前驱物至腔室中。引入第一前驱物历时第一时段I之后，引入第二前驱物至所述腔室中。然后，引入第二前驱物历时第二时段II之后，停止第二前驱物的供应。接着，持续引入第一前驱物至所述腔室中历时第三时段III。更具体地说，在第一时段I、第二时段II以及第三时段III中均引入第一前驱物，但仅在第二时段II中引入第二前驱物。第一前驱物可为形成SiCN的前驱物，而第二前驱物可为含氧物种、含硼物种或其组合，故可形成SiCN/SiCOH/SiCN或SiCN/SiBCH/SiCN的三明治间隙壁结构。含氧物种可包括O2或O3。含硼物种可包括B2H6。
在又一实施例中，也可先形成第一间隙壁材料层110(例如由SiCN所组成)之后，以含氧物种、含硼物种或其组合对第一间隙壁材料层110的表面部分进行处理，以使所述表面部分形成第二间隙壁材料层112(例如由SiCON或SiBCN所组成)。所述处理可包括热处理或等离子体处理。含氧物种可包括O2或O3。含硼物种可包括B2H6。之后，在第二间隙壁材料层112上形成第三间隙壁材料层114。
请参照图1B，蚀刻第一间隙壁材料层110、第二间隙壁材料层112以及第三间隙壁材料层114，以于堆叠结构108的侧壁上形成三层间隙壁结构115，其中从堆叠结构108的一侧算起，三层间隙壁结构115包括第一间隙壁110a、第二间隙壁112a以及第三间隙壁114a。所述蚀刻可为各向异性蚀刻制作工艺。
经上述步骤之后，可形成包括至少一堆叠结构108以及三层间隙壁结构115的半导体元件。堆叠结构108配置于衬底100上。三层间隙壁结构115配置于堆叠结构108的侧壁上，且中间的第二间隙壁112a的介电常数小于内侧的第一间隙壁110a以及外侧的第三间隙壁114a的每一者的介电常数。介电常数小于5.5的中间的间隙壁(如第二间隙壁112a)的配置可有效减少栅极对接触窗的寄生电容。
在一实施例中，第一间隙壁110a及第三间隙壁114a的材料相同，故可形成三明治间隙壁结构，内外两层的高k材料(其介电常数小于7)中夹有一层低k材料(其介电常数小于5.5)。
在一实施例中，第二间隙壁112a的厚度大于第一间隙壁110a以及第三间隙壁114a的每一者的厚度，但本发明并不以为限。在另一实施例中，第二间隙壁112a的厚度也可小于或等于第一间隙壁110a以及第三间隙壁114a的至少一者的厚度。
特别要注意的是，本发明的三层间隙壁结构115中，第一间隙壁110a以及第三间隙壁114a(如SiCN间隙壁)均比第二间隙壁112a(如SiCON间隙壁)对稀释氢氟酸(DHF)或磷酸(H3PO4)还具有耐蚀刻性，因此于后续湿式蚀刻的步骤中可有效保护第二间隙壁与栅极免于蚀刻的侵蚀。如表一所示，显示SiCN比SiCON对稀释氢氟酸(DHF)或磷酸(H3PO4)还具有耐蚀刻性。
表一
湿蚀刻率(埃/分钟) SiCON SiCN
稀释氢氟酸(DHF) 5.3 0.91
磷酸(H<sub>3</sub>PO<sub>4</sub>) 1.05 0.8
介电常数值 ～5 ～6.9
在一实施例中，以所述第一间隙壁110a的总重计，第一间隙壁110a的碳含量优选大于约10重量％，且以第三间隙壁114a氮的总重计，第三间隙壁114a的碳含量优选大于约10重量％。
然后，以三层间隙壁结构115以及顶盖层106为掩模，移除部分衬底100，以于各堆叠结构108的两侧的衬底100中形成二凹陷116。在一实施例中，一个凹陷116形成于相邻的堆叠结构108之间的衬底100中。移除部分衬底100的方法包括先进行干式蚀刻制作工艺以形成凹陷116，再进行湿式清洗制作工艺(或称凹陷后湿式清洗步骤(wet cleaning postrecess step))以移除残余物。上述凹陷后湿式清洗步骤所使用的蚀刻液包括稀释氢氟酸(DHF)。在此实施例中，所形成的凹陷116具有实质上垂直的侧壁，如图1B所示，但本发明并不以此为限。在另一实施例中，可视情况以氢氧化四甲基铵(TetramethylammoniumHydroxide，TMAH)或KOH碱性溶液进行湿式蚀刻制作工艺，以加大凹陷116的中间部分，使得凹陷116的中间部分的宽度大于其顶部与底部的宽度。在此实施例中，由于堆叠结构108的侧壁配置有三层间隙壁结构115，且两侧的第一间隙壁110a与第三间隙壁114a比中间的第二间隙壁112a对稀释氢氟酸(DHF)还具有耐蚀刻性，因此可保护中间的间隙壁，进而减少栅极对接触窗的寄生电容(gate-to-contact parasitic capacitance)。
请参照图1C，在凹陷116中形成应变层118，且相邻的堆叠结构108共用一个应变层118。应变层118的材料包括SiGe、SiC或SiP，且其形成方法包括进行选择性外延生长(selective epitaxy growth(SEG))制作工艺。此外，应变层118覆盖三层间隙壁结构115的部分侧壁。应变层118可作为元件的源极/漏极，且掺杂区可含于应变层118中。在一实施例中，应变层118可为P型掺杂区与SiGe层的组合。在另一实施例中，应变层118可为N型掺杂区与SiC层或SiP层的组合。P型掺杂区与N型掺杂区可通过离子注入制作工艺来形成。
图1A至图1C的步骤之后，对多晶硅栅极制作工艺而言，已完成元件的栅极以及源极/漏极的制作。但对先形成高k(high-k first)的金属栅极制作工艺或后形成高k(high-klast)的金属栅极制作工艺而言，接下来需进行移除虚设栅极的步骤。
请参照图1D，在衬底100上形成介电层120，且所述介电层120裸露出堆叠结构108的顶面。介电层120的材料包括氧化硅、氮化硅、氮氧化硅或其组合，且其形成方法包括于衬底100上形成覆盖堆叠结构108的介电材料层。接着，以顶盖层106为研磨中止掩模，进行化学机械研磨(CMP)制作工艺，以移除部分介电材料层。
接着，移除至少部分的堆叠结构108，以于介电层120中形成开口122。在一实施例中，对后形成高k(high-k last)的金属栅极制作工艺而言，需移除整个堆叠结构108，亦即移除顶盖层106、虚设栅极104以及界面层102，如图1D所示。在另一实施例中，对先形成高k(high-k first)的金属栅极制作工艺而言，仅需移除堆叠结构108中的顶盖层106以及虚设栅极104。移除至少部分的堆叠结构108的方法包括进行湿式蚀刻制作工艺，所使用的蚀刻液包括磷酸(H3PO4)。在此实施例中，由于堆叠结构108的侧壁配置有三层间隙壁结构115，且两侧的第一间隙壁110a与第三间隙壁114a比中间的第二间隙壁112a对磷酸(H3PO4)还具有耐蚀刻性，因此可避免栅极受损，进而提升元件效能。
形成开口122之后的步骤包括形成栅介电层以及金属栅极、形成接触窗等等，均为本领域具有通常知识者所熟知，于此不再赘述。
综上所述，本发明于栅极结构的侧壁上配置三明治间隙壁结构，且具有介电常数小于5.5的中间的间隙壁(如第二间隙壁112a)可有效减少栅极对接触窗的寄生电容。此外，在三明治间隙壁结构中，两侧的第一间隙壁110a与第三间隙壁114a(如SiCN间隙壁)比中间的第二间隙壁112a(如SiCON间隙壁)对稀释氢氟酸与磷酸还具有耐蚀刻性，因此可保护中间的间隙壁且可避免栅极受损，进而提升元件效能。此外，两侧的SiCN间隙壁中的碳含量优选占其总重的大于10重量％，以进一步提升三明治间隙壁结构的保护效果。
具体而言，三明治间隙壁结构的外层的间隙壁(如第三间隙壁114a)可于凹陷后湿式清洗步骤中有效阻挡蚀刻液(如稀释氢氟酸)的侵蚀，故可维持中间的低k间隙壁的有效厚度以减少栅极对接触窗的寄生电容。另外，三明治间隙壁结构的内层的间隙壁(如第一间隙壁110a)可于虚设栅极的移除步骤中有效阻挡蚀刻液(如磷酸)的侵蚀，故可有效控制后续形成的金属栅极的关键尺寸。因此，相较于现有的单层或双层间隙壁结构，本发明的三明治间隙壁结构可提供较佳的保护效果，以有效提升元件的效能。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (16)

1.一种半导体元件的形成方法，其特征在于包括：
在衬底上提供至少一堆叠结构；
在所述衬底上依序形成第一间隙壁材料层、第二间隙壁材料层以及第三间隙壁材料层，且所述第一间隙壁材料层、所述第二间隙壁材料层以及所述第三间隙壁材料层覆盖所述堆叠结构；
蚀刻所述第一间隙壁材料层、所述第二间隙壁材料层以及所述第三间隙壁材料层，以于所述堆叠结构的侧壁上形成三层间隙壁结构，其中从所述堆叠结构的一侧算起，所述三层间隙壁结构包括第一间隙壁、第二间隙壁以及第三间隙壁，且所述第二间隙壁的介电常数小于所述第一间隙壁以及所述第三间隙壁的每一者的介电常数，
其中所述第一间隙壁以及所述第三间隙壁的每一者比所述第二间隙壁对稀释氢氟酸或磷酸还具有耐蚀刻性，
其中所述第一间隙壁以及所述第三间隙壁的每一者的材料包括SiCN。
2.如权利要求1所述的半导体元件的形成方法，其中所述第一间隙壁、所述第二间隙壁以及所述第三间隙壁的介电常数均小于7。
3.如权利要求1所述的半导体元件的形成方法，其中所述第二间隙壁的材料包括SiCON、SiBCN或SiCOH。
4.如权利要求1所述的半导体元件的形成方法，其中所述第一间隙壁以及所述第三间隙壁包括相同的材料。
5.如权利要求1所述的半导体元件的形成方法，其中以所述第一间隙壁的总重计，所述第一间隙壁的碳含量大于10重量％，且以所述第三间隙壁的总重计，所述第三间隙壁的碳含量大于10重量％。
6.如权利要求1所述的半导体元件的形成方法，其中形成所述第一间隙壁材料层、所述第二间隙壁材料层以及所述第三间隙壁材料层的方法包括：
将所述衬底传送至第一腔室中；
引入第一前驱物至所述第一腔室中，以形成所述第一间隙壁材料层；
将所述衬底从所述第一腔室传送至第二腔室；
引入第二前驱物至所述第二腔室中，以形成所述第二间隙壁材料层；
将所述衬底从所述第二腔室传送回所述第一腔室；以及
引入所述第一前驱物至所述第一腔室中，以形成所述第三间隙壁材料层。
7.如权利要求1所述的半导体元件的形成方法，其中于形成所述第一间隙壁材料层之后，以含氧物种、含硼物种或其组合对所述第一间隙壁材料层的表面部分进行处理，使所述表面部分形成所述第二间隙壁材料层。
8.如权利要求1所述的半导体元件的形成方法，其中形成所述第一间隙壁材料层、所述第二间隙壁材料层以及所述第三间隙壁材料层的方法包括：
引入第一前驱物至腔室中；
引入所述第一前驱物历时第一时段之后，引入第二前驱物至所述腔室中；
引入所述第二前驱物历时第二时段之后，停止所述第二前驱物的供应；以及
持续引入所述第一前驱物至所述腔室中历时第三时段。
9.如权利要求8所述的半导体元件的形成方法，其中所述第二前驱物包括含氧物种、含硼物种或其组合。
10.如权利要求1所述的半导体元件的形成方法，其中蚀刻所述第一间隙壁材料层、所述第二间隙壁材料层以及所述第三间隙壁材料层的方法包括进行各向异性蚀刻制作工艺。
11.一种半导体元件，其特征在于包括：
至少一堆叠结构，配置于衬底上；以及
三层间隙壁结构，配置于所述堆叠结构的侧壁上，其中从所述堆叠结构的一侧算起，所述三层间隙壁结构包括第一间隙壁、第二间隙壁以及第三间隙壁，且所述第二间隙壁的介电常数小于所述第一间隙壁以及所述第三间隙壁的每一者的介电常数，
其中所述第一间隙壁以及所述第三间隙壁的每一者比所述第二间隙壁对稀释氢氟酸或磷酸还具有耐蚀刻性，
其中所述第一间隙壁以及所述第三间隙壁的每一者的材料包括SiCN。
12.如权利要求11所述的半导体元件，其中所述第一间隙壁、所述第二间隙壁以及所述第三间隙壁的介电常数均小于7。
13.如权利要求11所述的半导体元件，其中所述第二间隙壁的材料包括SiCON、SiBCN或SiCOH。
14.如权利要求11所述的半导体元件，其中所述第一间隙壁以及所述第三间隙壁包括相同的材料。
15.如权利要求11所述的半导体元件，其中以所述第一间隙壁的总重计，所述第一间隙壁的碳含量大于10重量％，且以所述第三间隙壁的总重计，所述第三间隙壁的碳含量大于10重量％。
16.如权利要求11所述的半导体元件，其中所述第二间隙壁的厚度大于所述第一间隙壁以及所述第三间隙壁的每一者的厚度。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102482877B1 (ko) * 2016-02-01 2022-12-29 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US10079291B2 (en) 2016-05-04 2018-09-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-type field effect transistor structure and manufacturing method thereof
CN107591398A (zh) * 2016-07-06 2018-01-16 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9947548B2 (en) * 2016-08-09 2018-04-17 International Business Machines Corporation Self-aligned single dummy fin cut with tight pitch
US20180151716A1 (en) * 2016-11-28 2018-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and forming method thereof
CN108231778B (zh) * 2016-12-09 2022-07-12 联华电子股份有限公司 半导体元件及其制作方法
CN110337715B (zh) * 2016-12-23 2023-08-25 英特尔公司 高级光刻和自组装装置
CN109727864A (zh) * 2017-10-30 2019-05-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10483168B2 (en) 2017-11-15 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k gate spacer and formation thereof
US10636797B2 (en) * 2018-04-12 2020-04-28 United Microelectronics Corp. Semiconductor device and method for fabricating the same
EP3621107A1 (en) * 2018-09-10 2020-03-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component with dielectric layer for embedding in component carrier
US11101364B2 (en) * 2019-03-08 2021-08-24 Globalfoundries U.S. Inc. Field-effect transistors with diffusion blocking spacer sections
CN113394111A (zh) * 2021-05-31 2021-09-14 上海华力集成电路制造有限公司 金属栅的制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1230786A (zh) * 1998-03-30 1999-10-06 世大积体电路股份有限公司 多阶快闪存储器结构及其制造方法
CN1420552A (zh) * 2001-11-21 2003-05-28 旺宏电子股份有限公司 氮化硅只读存储器的结构与制造方法
CN101416293A (zh) * 2006-03-31 2009-04-22 应用材料股份有限公司 用于介电膜层的阶梯覆盖与图案加载
CN101452993A (zh) * 2007-12-05 2009-06-10 财团法人工业技术研究院 相变化存储元件及其制造方法
US8338894B2 (en) * 2009-01-30 2012-12-25 Advanced Micro Devices, Inc. Increased depth of drain and source regions in complementary transistors by forming a deep drain and source region prior to a cavity etch
CN103383918A (zh) * 2012-05-04 2013-11-06 联华电子股份有限公司 具有金属栅极的半导体结构及其制作方法
CN103681263A (zh) * 2012-09-20 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种用于减小接触插塞和栅极结构之间的寄生电容的方法
CN103855021A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制造方法
CN103915341A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN103928327A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6802944B2 (en) * 2002-10-23 2004-10-12 Applied Materials, Inc. High density plasma CVD process for gapfill into high aspect ratio features
US6913980B2 (en) * 2003-06-30 2005-07-05 Texas Instruments Incorporated Process method of source drain spacer engineering to improve transistor capacitance
KR20050069437A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 에스램 소자의 제조방법
US20060270165A1 (en) * 2005-05-19 2006-11-30 Polar Semiconductor, Inc. Multi-layered spacer for lightly-doped drain MOSFETS
JP2008117848A (ja) * 2006-11-01 2008-05-22 Nec Electronics Corp 半導体装置の製造方法
KR101413044B1 (ko) * 2008-03-10 2014-06-30 삼성전자주식회사 금속 실리사이드막을 포함하는 반도체 장치 및 그 제조방법
US20120069846A1 (en) * 2010-09-17 2012-03-22 Battelle Memorial Institute Serial Communication Tapping and Transmission to Routable Networks
US9496359B2 (en) * 2011-03-28 2016-11-15 Texas Instruments Incorporated Integrated circuit having chemically modified spacer surface
KR20140110146A (ko) * 2013-03-04 2014-09-17 삼성전자주식회사 반도체 소자
KR102050779B1 (ko) * 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9093467B1 (en) * 2014-02-04 2015-07-28 Globalfoundries Inc. Methods of forming gate structures for semiconductor devices using a replacement gate technique and the resulting devices
US9406687B1 (en) * 2015-03-23 2016-08-02 Globalfoundries Singapore Pte. Ltd. Integration of memory devices with different voltages

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1230786A (zh) * 1998-03-30 1999-10-06 世大积体电路股份有限公司 多阶快闪存储器结构及其制造方法
CN1420552A (zh) * 2001-11-21 2003-05-28 旺宏电子股份有限公司 氮化硅只读存储器的结构与制造方法
CN101416293A (zh) * 2006-03-31 2009-04-22 应用材料股份有限公司 用于介电膜层的阶梯覆盖与图案加载
CN101452993A (zh) * 2007-12-05 2009-06-10 财团法人工业技术研究院 相变化存储元件及其制造方法
US8338894B2 (en) * 2009-01-30 2012-12-25 Advanced Micro Devices, Inc. Increased depth of drain and source regions in complementary transistors by forming a deep drain and source region prior to a cavity etch
CN103383918A (zh) * 2012-05-04 2013-11-06 联华电子股份有限公司 具有金属栅极的半导体结构及其制作方法
CN103681263A (zh) * 2012-09-20 2014-03-26 中芯国际集成电路制造(上海)有限公司 一种用于减小接触插塞和栅极结构之间的寄生电容的方法
CN103855021A (zh) * 2012-12-04 2014-06-11 中芯国际集成电路制造(上海)有限公司 一种FinFET器件的制造方法
CN103915341A (zh) * 2013-01-08 2014-07-09 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
CN103928327A (zh) * 2013-01-10 2014-07-16 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

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