JP2004015051A - 不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法 - Google Patents

不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法 Download PDF

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Abstract

【課題】第１の方向に書き込めると共に、第２の方向に読み込める不揮発性メモリセルを提供する。
【解決手段】ソース７０又はドレイン５０のうちいずれか一方の近くに位置するか、あるいはソース７０及びドレイン５０の両方の近くに位置した一つまたは２つの電荷トラップ領域２０を含むメモリセル１１０。プログラミング動作中に、熱電子注入により電荷トラップ領域２０に電子が注入できる。消去動作中に、電荷トラップ領域２０にホールが注入できる。本発明の実施の形態において、電荷トラップ領域２０は、プログラミング動作中に注入された電子が電荷トラップ領域２０に注入されるホールにより後ほどに除去できるほどの長さだけコントロールゲートと重なる。
【選択図】　　　　　　図５

Description

【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法に係り、特に、シリコン−オキシド−ナイトライド−オキシド−シリコン（以下、ＳＯＮＯＳ）ゲート構造を有する不揮発性メモリセル、メモリ素子、不揮発性メモリセルの製造方法に関する。
【０００２】
【従来の技術】
データを貯蔵するために用いられる半導体メモリ素子は、一般に、揮発性（ｖｏｌａｔｉｌｅ）と不揮発性（ｎｏｎ−ｖｏｌａｔｉｌｅ）メモリ素子とに大別できる。揮発性メモリ素子は、電源が切れれば貯蔵されたデータを失われるのに対し、不揮発性メモリ素子は、電源が切れても貯蔵されたデータを保持する。したがって、移動電話システム、音楽及び／または映像データを貯蔵するためのメモリカード及びそのほかの応用装置でのように、電源を常時使えないか、しばしば中断されるか、あるいは低いパワーの使用が要求される状況では不揮発性メモリ素子が幅広く用いられる。
【０００３】
一般に、不揮発性メモリ素子のセルトランジスタは、積層されたゲート構造を有する。積層されたゲート構造は、セルトランジスタのチャンネル領域上において順次に積層されるゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜及びコントロールゲート電極を含む。不揮発性メモリ素子は、内部にチャンネル領域が形成されるシリコン膜、トンネリング層を形成するオキシド膜、遮へい層として用いられるナイトライド膜、及びコントロールゲート電極として用いられるシリコン膜を有しても良い。時々これらの膜はＳＯＮＯＳとして含蓄的に呼ばれる。
【０００４】
図１及び図２は、従来の不揮発性メモリセルの製造方法及び構造を説明するための断面図である。そして図３及び図４は、図２の不揮発性メモリセルのプログラミング及び消去動作を説明するための断面図である。前記従来の不揮発性メモリ素子は、熱電子の注入によりプログラミングできるＳＯＮＯＳ構造を有する。
【０００５】
まず、図１を参照すれば、トンネリング層１としてのシリコンオキシド膜を半導体基板６の全面に形成する。次に、例えば、化学気相相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒａｔｉｏｎ　Ｄｅｐｏｓｉｔｉｏｎ）法を用い、電荷トラップ層２としてのシリコンナイトライド膜をトンネリング層１の全面に形成する。続けて、熱酸化を行い、遮へい層３としてのシリコンオキシド膜を形成する。
【０００６】
遮へい層３を形成するための別の方法が多数知られており、これらの方法は熱酸化の代わりに、あるいは熱酸化と併用できる。次に、コントロールゲート電極４として用いられる多結晶シリコン膜を、例えばＣＶＤ工程により、遮へい層３の全面に形成する。
【０００７】
次に、図２を参照すれば、パターニングされたフォトレジスト膜を多結晶シリコン膜上に形成する。パターニングされたフォトレジスト膜は、多結晶シリコン膜、遮へい層３、電荷トラップ層２及びトンネリング層１を順次にエッチングすることにより、ポリシリコンコントロールゲート電極１４、遮へい層１３、電荷トラップ層１２及びトンネリング層８が含まれるメモリセル５を形成するためのエッチングマスクとして用いられる。エッチング工程後に、エッチングマスクとして用いられたフォトレジスト膜は除去される。
【０００８】
前記トンネリング層８は絶縁層であるが、この絶縁層を貫いて電荷キャリア（ホール又は電子）が注入できる。電荷トラップ層１２は、トンネリング層８を介して注入された電子又はホールをトラップする機能を有する絶縁層である。前記遮へい層１３の機能は、メモリセルの書き込み動作及び消去動作中に、注入された電子またはホールがコントロールゲート電極１４に移動することを防ぐ。
【０００９】
次に、ポリシリコンコントロールゲート電極１４の反対側面に自己整列されるように第１の導電型のイオンを半導体基板６に注入して高濃度の拡散領域１５，１７を形成する。高濃度の拡散領域１５，１７は、後述するように、メモリセル５のソースまたはドレインとして動作する。
【００１０】
ＳＯＮＯＳ構造を有する従来の半導体不揮発性メモリ素子５の動作を図３及び図４に基づき説明する。
【００１１】
コントロールゲート電極１４が正に帯電され、拡散領域１５，１７に適切なバイアス電圧が印加されれば、半導体基板６からの熱電子が電荷トラップ層１２の電荷トラップ領域７内にトラップされる。これがメモリセル５に書き込んだりメモリセル５をプログラミングするプログラミング動作である。図３に示されたように、電荷トラップ領域７の長さは「Ａ」である。
【００１２】
同様に、コントロールゲート電極１４が負に帯電され、拡散領域１５，１７に適切なバイアス電圧が印加されれば、半導体基板６からのホールも電荷トラップ領域７にトラップされ、既に電荷トラップ領域７内にある余分の電子と再結合する。これがプログラミングされたメモリセル５を消去する動作である。
【００１３】
電荷トラップ領域７にトラップされた電子またはホールは不揮発性半導体メモリ素子５のしきい値電圧を変えることができる。通常、メモリ素子５のしきい値電圧が所定値に達すれば、すなわち、チャンネル電流が十分に低い段階まで下がれば、プログラミングは止められる。前記しきい値電圧の所定値は、メモリ素子に貯蔵された「０」ビット及び「１」ビットが互いに区別可能に、且つ、所定のデータリテンション時間が得られるように設定される。
【００１４】
通常、しきい値電圧が以前の状態に戻るとき、すなわち、十分な量のホールが電荷トラップ領域７にトラップされて以前にトラップされた電子と再結合すれば、消去は止められる。しかし、あまりにも多くの電子が電荷トラップ層１２の電荷トラップ領域７内にトラップされるか、あるいは、十分な量のホールが電荷トラップ領域７内に注入できず、メモリセルが以前の状態を依然として維持すれば、メモリセル５のしきい値電圧は完全に消去できなくなる。すなわち、到達すべき条件に達せなくなる。このような状態にあるメモリセル５は消去できないため、使えなくなる。
【００１５】
図４は、Ａ部分と共にＢ部分を示す図面である。図３及び図４の長さを示す「Ａ」は、電子が電荷トラップ層１２内にトラップされる電荷トラップ領域７の領域を表わし、長さを示す「Ｂ」は、ホールがトラップされる電荷トラップ領域７を表わす。
【００１６】
図４においてＡ及びＢの測定された長さの差により、あまりにも多くの電子または不十分な数のホールが電荷トラップ領域７にトラップされ、メモリセル５が完全に消去できずに使えなくなった状況が説明できる。
【００１７】
電子が、ドレインまたはソースとして機能する高濃度の拡散領域１７から遠く離れた領域にトラップされるということは、消去動作に悪影響を及ぼす。幾つかの場合において、メモリ素子５は完全に消去できないが、その理由は、電荷トラップ領域７があまりにも広くプログラミングされるからである。したがって、あまりにも多くの電子又はホールが電荷トラップ領域７に貯蔵される現象と、貯蔵されたキャリアの拡散領域１５，１７に対する相対位置により、不揮発性メモリ素子５の動作エラーが引き起こされることがある。
【００１８】
【発明が解決しようとする課題】
本発明が解決しようとする技術的な課題は、不揮発性メモリ素子の動作エラーを抑え、消去速度及びＳＯＮＯＳセルの耐久性を向上することのできる、ＳＯＮＯＳ構造を有する不揮発性メモリセル及びその製造方法を提供するところにある。
【００１９】
【課題を解決するための手段】
前記技術的な課題を達成するために、本発明による不揮発性メモリセルは、ソース領域と、ドレイン領域と、それらの間のチャンネル領域と、を含む基板と、前記ソース領域及び前記ドレイン領域のうちから選ばれた領域上に配され、前記選ばれた領域から前記チャンネル領域に延びた前記基板の第１の部分上に配されたトンネリング層と、前記トンネリング層上に形成された電荷トラップ層と、前記電荷トラップ層上に形成された遮へい層と、を含むトラップ構造物と、前記基板の第１の部分から選ばれていない領域に延びた前記基板の第２の部分上に配されたゲート絶縁膜と、前記トラップ構造物及びゲート絶縁膜上に配されたゲートと、を含むことを特徴とする。
【００２０】
さらに、好ましくは、前記電荷トラップ層は、非伝導性膜である。
【００２１】
さらに、好ましくは、前記ゲート絶縁膜は、前記トラップ構造物より薄い。
【００２２】
さらに、好ましくは、前記トラップ構造物は、前記ソース領域とドレイン領域との間隔の半分より短く前記選ばれた領域から延びる。
【００２３】
さらに、好ましくは、前記トラップ構造物は、前記ソース領域とドレイン領域との間隔の１／４より短く前記選ばれた領域から延びる。
【００２４】
さらに、好ましくは、前記電荷トラップ層は、シリコンナイトライドを含む。
【００２５】
さらに、好ましくは、前記電荷トラップ層は、ナイトライド点を含む。
【００２６】
さらに、好ましくは、前記電荷トラップ層は、ポリシリコン点を含む。
【００２７】
さらに、好ましくは、前記電荷トラップ層は、オキシナイトライド膜を含む。
【００２８】
さらに、好ましくは、前記トンネリング層は、オキシナイトライド膜を含む。
【００２９】
さらに、好ましくは、前記トンネリング層は、シリコンオキシド膜を含む。
【００３０】
さらに、好ましくは、前記遮へい層は、シリコンオキシド膜を含む。
【００３１】
さらに、好ましくは、前記ゲート絶縁膜は、シリコンダイオキシドよりなる。
【００３２】
さらに、好ましくは、前記ゲート上に形成されたシリサイド膜をさらに含む。
【００３３】
さらに、好ましくは、前記ゲートの縁部は、前記トラップ構造物の縁部に整列される。
【００３４】
さらに、好ましくは、前記セルは、前記電荷トラップ層にホールを注入することにより消去される。
【００３５】
さらに、好ましくは、前記セルは、第１の方向にプログラミングされ、第２の方向に読み込まれる。
【００３６】
前記技術的な課題を達成するために、本発明による不揮発性メモリセルは、２ビットのデータを貯蔵するための不揮発性メモリセルであって、半導体基板と、前記基板内に形成され、それらの間にチャンネル領域を有するソース領域及びドレイン領域と、前記ソース領域から前記チャンネル領域に向かって延びる前記基板の第１の部分上に形成された第１のトンネリング層と、前記第１のトンネリング層上に形成された第１の電荷トラップ層と、前記ドレイン領域から前記チャンネル領域に向かって延びる前記基板の第２の部分上に形成された第２のトンネリング層と、前記第２のトンネリング層上に形成された第２の電荷トラップ層と、前記第１の部分と第２の部分との間に形成されたゲート絶縁膜と、前記第１の電荷トラップ層及び第２の電荷トラップ層上に各々形成された第１及び第２の遮へい層と、前記第１の遮へい層、第２の遮へい層及びゲート絶縁膜上に形成されたコントロールゲートと、を含むことを特徴とする。
【００３７】
さらに、好ましくは、前記第１の電荷トラップ層及び第２の電荷トラップ層は、非伝導性である。
【００３８】
さらに、好ましくは、前記第１の電荷トラップ層は、シリコンナイトライドよりなる。
【００３９】
さらに、好ましくは、前記第１の電荷トラップ層は、ナイトライド点を含む。
【００４０】
さらに、好ましくは、前記第１の電荷トラップ層は、ポリシリコン点を含む。
【００４１】
さらに、好ましくは、前記第１の電荷トラップ層は、オキシナイトライド膜を含む。
【００４２】
さらに、好ましくは、前記第１のトンネリング層は、オキシナイトライド膜を含む。
【００４３】
さらに、好ましくは、前記第１のトンネリング層は、シリコンダイオキシドを含む。
【００４４】
さらに、好ましくは、前記第１の電荷トラップ層の長さは、前記第２の電荷トラップ層の長さとは異なる。
【００４５】
さらに、好ましくは、前記第１の電荷トラップ層は、前記コントロールゲートの１／３に当たる長さだけ前記コントロールゲートにより覆われる。
【００４６】
さらに、好ましくは、前記第１の電荷トラップ層は、前記コントロールゲートの１／４に当たる長さだけ前記コントロールゲートにより覆われる。
【００４７】
さらに、好ましくは、前記コントロールゲートの縁部は、前記第１電荷トラップ層の縁部に整列される。
【００４８】
さらに、好ましくは、前記コントロールゲートの縁部は、前記第１の電荷トラップ層及び前記第２の電荷トラップ層の縁部のどちらにも整列されない。
【００４９】
さらに、好ましくは、前記セルは、前記第１の電荷トラップ層及び第２の電荷トラップ層のうちいずれか一方に熱電子を注入することによりプログラミングされる。
【００５０】
さらに、好ましくは、前記セルは、以前に注入された電子を有する電荷トラップ層にホールを注入することにより消去される。
【００５１】
さらに、好ましくは、前記第１の電荷トラップ層は、第１の方向にプログラミングされ、第２の方向に読み込まれる。
【００５２】
前記技術的な課題を達成するために、本発明によるメモリ素子は、列及び行よりなる複数のメモリセルのマトリックスを含むメモリ素子であって、前記各メモリセルは、ソース領域と、ドレイン領域と、それらの間のチャンネル領域と、を含む基板と、前記ソース領域及び前記ドレイン領域のうちから選ばれた領域から前記チャンネル領域に向かって延びる前記基板の第１の部分上に配され、前記基板の第１の部分上に配されたトンネリング層と、前記トンネリング層上に形成された電荷トラップ層と、前記電荷トラップ層上に形成された遮へい層と、を含むトラップ構造物と、前記基板の第１の部分から選ばれていない領域に延びた前記基板の第２の部分上に配されたゲート絶縁膜、及び前記トラップ構造物及びゲート絶縁膜上に配されたゲートと、同じ行に位置した複数のメモリセルのうち一つ以上のメモリセルのゲートに接続されるワードラインと、同じ列に位置した複数のメモリセルのうち一つ以上のメモリセルのドレイン領域に接続されるビットラインと、同じ列に位置した複数のメモリセルのうち一つ以上のメモリセルのソース領域に接続されるソースラインと、を含むことを特徴とする。
【００５３】
さらに、好ましくは、前記ゲート絶縁膜は、前記トラップ構造物より薄い。
【００５４】
さらに、好ましくは、前記トラップ構造物は、前記選ばれた領域から前記ソース領域とドレイン領域との間隔の半分より短く延びる。
【００５５】
さらに、好ましくは、前記トラップ構造物は、前記選ばれた領域から前記ソース領域とドレイン領域との間隔の１／４だけ延びる。
【００５６】
さらに、好ましくは、前記電荷トラップ層は、シリコンナイトライドを含む。
【００５７】
さらに、好ましくは、前記電荷トラップ層は、ナイトライド点を含む。
【００５８】
さらに、好ましくは、前記電荷トラップ層は、ポリシリコン点を含む。
【００５９】
さらに、好ましくは、前記電荷トラップ層は、オキシナイトライド膜を含む。
【００６０】
さらに、好ましくは、前記トンネリング層は、オキシナイトライド膜を含む。
【００６１】
さらに、好ましくは、前記トンネリング層は、シリコンダイオキシドを含む。
【００６２】
前記技術的な課題を達成するために、本発明による不揮発性メモリセルの製造方法は、基板上にトンネリング層を形成する段階と、前記トンネリング層上に電荷トラップ層を形成する段階と、前記電荷トラップ層上に遮へい層を形成する段階と、前記遮へい層、電荷トラップ層及びトンネリング層をエッチングして前記基板の第１の部分を露出させ、前記遮へい層、電荷トラップ層及びトンネリング層の縁部を含む垂直縁部構造物を形成する段階と、前記基板上の第１の部分上に前記垂直縁部構造物より薄いゲート絶縁膜を形成する段階と、前記ゲート絶縁膜及び遮へい層上にゲート膜を形成するが、前記ゲート膜には第１の縁部及び第２の縁部を有させる段階と、前記ゲート膜の第１の縁部及び第２の縁部下の前記基板内に各々ソース領域及びドレイン領域を形成する段階と、を含むことを特徴とする。
【００６３】
さらに、好ましくは、前記基板の第１の部分は、前記ソース領域とドレイン領域との間隔の半分より広い。
【００６４】
さらに、好ましくは、前記基板の第１の部分は、前記ソース領域とドレイン領域との間隔の１／３より広い。
【００６５】
さらに、好ましくは、前記基板の第１の部分は、前記ソース領域とドレイン領域との間隔の１／４である。
【００６６】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、シリコンナイトライド膜を形成する段階を含む。
【００６７】
さらに、好ましくは、前記シリコンナイトライド膜は、４０〜８０Åの厚みを有する。
【００６８】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、ナイトライド点膜を形成する段階を含む。
【００６９】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、ポリシリコン点よりなる膜を形成する段階を含む。
【００７０】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、オキシナイトライド膜を形成する段階を含む。
【００７１】
さらに、好ましくは、前記トンネリング層を形成する段階は、オキシナイトライド膜を形成する段階を含む。
【００７２】
さらに、好ましくは、前記トンネリング層を形成する段階は、シリコンダイオキシド膜を形成する段階を含む。
【００７３】
さらに、好ましくは、前記ゲート膜を形成する段階は、前記ゲート絶縁膜及び遮へい層上にポリシリコン膜を形成する段階と、前記ポリシリコン膜をエッチングする段階と、を含む。
【００７４】
前記技術的な課題を達成するために、本発明による不揮発性メモリセルの製造方法は、ソース領域及びドレイン領域を含む基板の一部上にトンネリング層を形成する段階と、前記ソース領域又は前記ドレイン領域上に電荷トラップ層を形成するが、前記電荷トラップ層には限られる長さを有しプログラミング中にはエレクトロンを貯蔵し、消去中には除去する段階と、前記電荷トラップ層上に遮へい層を形成する段階と、前記トンネリング層に覆われていない前記基板の一部上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜及び遮へい層上にゲート膜を形成する段階と、を含む。
【００７５】
さらに、好ましくは、前記ゲート膜に覆われた前記電荷トラップ層は、前記ドレイン領域の縁部から前記ソース領域の縁部までの距離の半分より短い。
【００７６】
さらに、好ましくは、前記ゲート膜に覆われた前記電荷トラップ層は、前記ドレイン領域の縁部から前記ソース領域の縁部までの距離の１／４より短い。
【００７７】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、シリコンナイトライド膜を形成する段階を含む。
【００７８】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、ナイトライド点膜を形成する段階を含む。
【００７９】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、ポリシリコン点膜を形成する段階を含む。
【００８０】
さらに、好ましくは、前記電荷トラップ層を形成する段階は、オキシナイトライド膜を形成する段階を含む。
【００８１】
前記技術的な課題を達成するために、本発明による不揮発性メモリセルの製造方法は、基板の第１の領域、第２の領域及び第３の領域上にトンネリング層を形成する段階と、前記トンネリング層上に電荷トラップ層を形成する段階と、前記電荷トラップ層上に遮へい層を形成する段階と、前記遮へい層、電荷トラップ層及びトンネリング層をエッチングして前記基板の第２の領域を露出させる段階と、前記基板の第２の領域上にゲート絶縁膜を形成する段階と、前記基板の第１の領域及び第３の領域上の前記ゲート絶縁膜及び遮へい層上にコントロールゲートを形成する段階と、を含むことを特徴とする。
【００８２】
さらに、好ましくは、前記コントロールゲートは、第１の縁部及び第２の縁部を含み、前記コントロールゲートの第１の縁部及び第２の縁部下の基板内にソース領域及びドレイン領域を形成する段階をさらに含む。
【００８３】
さらに、好ましくは、前記基板の第２の領域を露出させる段階は、前記電荷トラップ層を第１の電荷トラップ層及び第２の電荷トラップ層に分離させ、前記コントロールゲートは、前記第１の電荷トラップ層及び第２の電荷トラップ層のうちいずれか一方の一部を覆うが、前記コントロールゲートの半分より短く覆わせる。
【００８４】
さらに、好ましくは、前記基板の第２の領域を露出させる段階は、前記電荷トラップ層を第１の電荷トラップ層及び第２の電荷トラップ層に分離させ、前記コントロールゲートは、前記第１の電荷トラップ層及び第２の電荷トラップ層のうちいずれか一方の一部を覆うが、前記コントロールゲートの１／３より短く覆わせる。
【００８５】
さらに、好ましくは、前記基板の第２の領域を露出させる段階は、前記電荷トラップ層を第１の電荷トラップ層及び第２の電荷トラップ層に分離させ、前記コントロールゲートは、前記第１の電荷トラップ層及び第２の電荷トラップ層のうちいずれか一方の一部を覆うが、前記コントロールゲートの１／４より短く覆わせる。
【００８６】
前記技術的な課題を達成するために、本発明による不揮発性メモリセルの製造方法は、基板の第１の領域、第２の領域及び第３の領域上にトンネリング層を形成する段階と、前記トンネリング層上に電荷トラップ層を形成する段階と、前記電荷トラップ層上にマスク膜を形成する段階と、
前記マスク膜をパターニングする段階と、前記パターニングされたマスク膜をマスクとして前記電荷トラップ層及びトンネリング層をエッチングして前記基板の第２の領域を露出させる段階と、前記基板の第１の領域及び第３の領域上の電荷トラップ層上に遮へい層を形成する段階と、前記基板の第２の領域上に絶縁膜を形成する段階と、前記基板の第２の領域上の絶縁膜上及び前記遮へい層上にコントロールゲートを形成する段階と、を含むことを特徴とする。
【００８７】
さらに、好ましくは、前記基板の第２の領域上に前記絶縁膜を形成する段階は、絶縁膜を積層する段階を含む。
【００８８】
さらに、好ましくは、前記積層された絶縁膜上にゲート絶縁膜を熱的に成長させる段階をさらに含む。
【００８９】
さらに、好ましくは、前記遮へい層を形成する段階と前記絶縁膜を形成する段階とを同時に行う。
【００９０】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好ましい実施の形態を詳細に説明する。しかし、本発明の実施の形態は様々な他の形態に変形でき、本発明の範囲が後述する実施の形態によって限定されると解釈されてはならない。
【００９１】
図５は、本発明の一実施の形態による不揮発性メモリ素子の断面図である。
【００９２】
図５を参照すれば、本発明の一実施の形態による不揮発性メモリ素子のメモリセル１１０は、基板６０上に形成されたトンネリング層１０、電荷トラップ層２０、遮へい層３０及びコントロールゲート電極４０を含む。
【００９３】
これらに加えて、基板６０上にはゲート絶縁膜９０が形成される。コントロールゲート電極４０の縁部下の基板６０内にはドレイン５０及びソース７０が形成されるが、これらドレイン５０及びソース７０は基板を適切にドーピングすることにより形成される。
【００９４】
ドレイン５０及びソース７０の機能は、後述するように、バイアス電圧を印加することにより互いに変更できる。
【００９５】
電荷トラップ層２０は、メモリセル１１０の長さを横切って十分に延びれず、単に一部のみ横切る。
【００９６】
さらにこれらに加えて、図６に示されたように、メモリセル１１０は、コントロールゲート電極４０上に形成された金属シリサイド膜１００をさらに含んでも良い。金属シリサイド膜１００の金属は、例えばタングステン、チタン、モリブデンまたはそれらの他の金属であっても良い。時々金属シリサイド膜１００は、メモリアレイにおいてワードラインの抵抗を減らすために用いられるが、これは、一般的に、ワードラインがメモリアレイを構成するメモリセル１１０のコントロールゲート電極４０に接続されるからである。
【００９７】
メモリセル１１０は、後述するように、コントロールゲート電極４０、ソース７０及びドレイン５０に相異なる電圧を印加することにより書き込み書き込み、プログラミング、読み込み及び消去が行われる。メモリセル１１０を読み込むことにより、そのセルがプログラミングされた状態であるか、それとも消去された状態であるかが分かる。
【００９８】
一般に、メモリセル１１０をプログラミングするということは、電荷トラップ層２０の電荷トラップ領域に熱電子を注入することを意味するのに対し、メモリセル１１０を消去するということは、電荷トラップ領域にホールを注入して以前にトラップされた電子を中性化させることを意味する。
【００９９】
メモリセル１１０への書き込みまたはメモリセル１１０のプログラミングのために、ソース７０を接地させ、コントロールゲート電極４０及びドレイン５０に電圧を印加して電子を電荷トラップ層２０の電荷トラップ領域にトラップさせる。例えば、コントロールゲート電極４０に９Ｖが、ドレイン５０には６．５Ｖが、そしてソース７０には０Ｖが印加できる。
【０１００】
これらの電圧は、ソース７０からドレイン５０に至るチャンネル領域の長さに応じて垂直的で且つ水平的な電界を形成する。この電界により電子はソース７０から押し出されてドレイン５０に向かって加速され始める。電子は、チャンネルの長さに応じて移動しつつエネルギーを得る。幾つかの電子は、トンネリング層１０のポテンシャル障壁を越えて電荷トラップ層２０に入るのに十分なエネルギーを得る「熱的」な状態となる。
【０１０１】
このような現象が生じる確率は、ドレイン５０近くのチャンネル領域において最も大きいが、これは、ドレイン５０近くのチャンネル領域は電子が最も大きいエネルギーを得るところであるからである。熱電子が電荷トラップ層２０に注入さえされれば、熱電子は電荷トラップ層２０の電荷トラップ領域にトラップされてその内に貯蔵される。
【０１０２】
一方、メモリセル１１０を読み込むためには、ドレイン５０が接地される一方、コントロールゲート電極４０及びソース７０には電圧が印加される。メモリセル１１０を読み込む方向は、「順方向の読込み」の場合にプログラミングされた方向と同じ方向であり、「逆方向の読込み」である場合にプログラミングされた方向とは反対方向であるということは公知である。一般に、メモリセル１１０を逆方向に読み込めば、セルに相対的に低い電圧が印加されてもそのセルが読み込めるが、その理由は、電荷トラップ層２０に同じ量の電荷が貯蔵された場合、順方向よりは逆方向の検出がより容易であるからである。例えば、逆方向にメモリセル１１０を読み込む場合、コントロールゲート電極４０には３Ｖを印加し、ソース７０には１Ｖを印加し、そしてドレイン５０には０Ｖを印加すれば良い。
【０１０３】
一般に、トラップされた電子はドレイン５０近くの電荷トラップ層２０内に留まり、電荷トラップ層２０を横切って移動しなくなる。したがって、電荷トラップ層２０に電子がトラップされることによりメモリセル１１０がプログラミングされれば、セルのしきい値電圧は上がる。
【０１０４】
このような現象が生じる理由は、メモリセル１１０のチャンネル領域を反転させるためには、電荷トラップ層２０にトラップされた電子の電荷を克服し得るだけの余分の電圧がコントロールゲート電極４０にさらに印加されなければならないからである。例えば、電荷トラップ層２０に電子がトラップされていないときの通常の０．７〜１．２Ｖのしきい値電圧が、電子がトラップされた電荷トラップ層２０下のチャンネル部分では約４Ｖまで増える。メモリセル１１０のチャンネルの残りの部分におけるしきい値電圧は、電荷トラップ層２０に電子がトラップされても、例えば約１Ｖは維持する。
【０１０５】
上述のように、メモリセル１１０を読み込むときに約３Ｖのみがコントロールゲート電極４０に印加されるため、コントロールゲート電極４０に印加される電圧は、電荷トラップ層２０が電子をトラップするに伴い上がるしきい値電圧４Ｖを克服するほどに十分ではない。しかし、電荷トラップ層２０が電子を貯蔵しないときにしきい値電圧１Ｖを克服するために、コントロールゲート電極４０に印加される電圧としては十分である。したがって、メモリセルが他のしきい値電圧を有する能力に基づき、メモリセルの内容は、前述のように、コントロールゲート電極４０、ソース７０及びドレイン５０に電圧を印加することにより読み込める。
【０１０６】
コントロールゲート電極４０に３Ｖが印加されるとき、プログラミングされていないメモリセル１１０、すなわち、電荷トラップ層２０にトラップされた電子がないメモリセル１１０は、ソースとドレインとの間に電流を導通できるのに対し、プログラミングされたメモリセル、すなわち電荷トラップ層２０に貯蔵された電子を有するメモリセル１１０は電流を導通できない。
【０１０７】
ソース７０１Ｖとドレイン５００Ｖとの間に１Ｖのポテンシャル差を印加することにより、コントロールゲート電極４０に３Ｖが印加されるとき、電流を導通できる、すなわち、プログラムされていないメモリセル１１０は導通され、導通できない、すなわち、プログラミングされたメモリセル１１０は導通されない。
【０１０８】
したがって、不揮発性メモリセル１１０は、書き込み（プログラミング）いかんによってターンオンまたはターンオフできる。特に、メモリセル１１０がプログラミングされた状態であれば、すなわち、電荷トラップ層２０に電子が注入されたならば、メモリセルのしきい値電圧はハイであり、したがって、コントロールゲート電極４０に３Ｖが印加されるとき、メモリセルは電流を導通させずにオフ状態となる。逆に、電荷トラップ層２０に電子が注入されないならば、ドレイン５０とソース７０との間に電流が流れ、これにより、不揮発性メモリセル１１０はターンオンされる。結果として、データ「１」または「０」がメモリセルから読み込める。
【０１０９】
図５のメモリセル１１０を消去するために、メモリセルをプログラミングしたり読み込んだりするときとは異なる電圧が用いられる。例えば、ドレイン５０に６．５Ｖが印加され、コントロールゲート電極４０には９Ｖの信号が印加される。ソース７０は浮遊状態となる。これにより、以前に電荷トラップ層２０に貯蔵された電子がドレイン５０に向かって移動するか、あるいはドレイン５０内のホールが電荷トラップ層２０に注入される。実際のメカニズムとは関係なく、電荷トラップ層２０に以前に貯蔵された電子が除去または注入されたホールにより中性化され、これにより、メモリセル１１０は元の消去された状態に戻る。
【０１１０】
図７Ａは、メモリアレイを形成するために複数のメモリセルがいかに接続されるかの一例を示している。
【０１１１】
図７Ａを参照すれば、前記メモリアレイ２００は、ＮＯＲアレイ構成を有する６つのメモリセル１１０と、２つのメモリセル１１０のコントロールゲート電極４０に各々接続された３本のワードラインＣＧ０，ＣＧ１及びＣＧ２と、各々が３つのメモリセル１１０のドレイン５０と結合された２本のビットラインＤ１及びＤ２、及び６個の全てのメモリセル１１０のソース７０と接続された共通ソースラインＣｏｍｍｏｎ　Ｓ／Ｌを含む。
【０１１２】
図７Ｂの表は、アレイ２００の中間の右側に配された特定のセルに接続されたコントロールラインＣＧ１，Ｓ／Ｌ及びＤ２に適切な電圧を印加することによりプログラミングされ、消去され、そして読み込まれる方法を示している。
【０１１３】
図５及び図６のメモリセル１１０の電荷トラップ層２０は、図１ないし図４のメモリセル５の電荷トラップ層１２とは異なる。特に、従来のメモリセル５の電荷トラップ層１２はメモリセル５の全長さに沿って長く延びるが、本発明に係るメモリセル１１０の電荷トラップ層２０は、単にメモリセル１１０の一部のみに沿って延びる。
【０１１４】
図５及び図６に電荷トラップ層２０の重なり長である“Ｃ”が示してあるが、これは、メモリセル１１０のコントロールゲート電極４０と重なる電荷トラップ層２０の長さを表わす。メモリセル１１０のプログラミング動作及び消去動作は、電荷トラップ層２０及びコントロールゲート電極４０の重なり長Ｃにより大いに影響される。重なり長Ｃによるセル性能の影響が下記表１及び２にまとめられている。
【０１１５】
【表１】
Figure 2004015051
【０１１６】
【表２】
Figure 2004015051
【０１１７】
前記表１及び表２は、他の重なり長Ｃ、すなわちコントロールゲート４０及び電荷トラップ層２０が重なったメモリセル１１０のプログラミング及び消去時間の他の周期に対するメモリセル１１０のしきい値電圧Ｖｔｈの変化を示している。例えば、表１によれば、重なり長Ｃがコントロールゲート電極４０の１／３であるメモリセル１１０に対して７０μｓの時間間隔をもってプログラミングすれば、メモリセル１１０のしきい値電圧は３．３Ｖほど上がるであろう。尚、表２によれば、同じメモリセル１１０を同じ時間間隔をもって消去すれば、しきい値電圧は３．２Ｖほど下がるであろう。
【０１１８】
表１に示されたように、電荷トラップ層２０の重なり長Ｃが伸びれば、プログラミング速度が速まる。例えば、重なり長Ｃがコントロールゲート電極４０の１／４であるメモリセル１１０が５０μｓの間にプログラミングされれば、そのメモリセル１１０は３．０Ｖほど上がったしきい値電圧を有するのに対し、重なり長Ｃがコントロールゲート電極４０の半分であるメモリセル１１０である場合、しきい値電圧の同じ変化は単に３０μｓにおいてなされる。
【０１１９】
しかし、表２に示されたように、電荷トラップ層２０の重なり長Ｃが伸びれば消去速度が遅れる。例えば、重なり長Ｃがコントロールゲート電極４０の１／３であるメモリセル１１０が５０μｓの間に消去されれば、そのメモリセル１１０は３．１ほどＶ下がったしきい値電圧を有するのに対し、重なり長Ｃがコントロールゲート電極４０の半分であるメモリセル１１０の場合、しきい値電圧の同じ変化は単に５００μｓにおいてなされ、同じ量だけメモリセル１１０のしきい値電圧を下げるためには１０倍の時間がさらにかかる。
【０１２０】
このように下がった消去能力は、メモリセル１１０の耐久特性を劣化させる。上術のように、一般に、プログラミングサイクルにおいては、消去サイクルにホールが注入される場合よりドレイン５０から一層遠く離れた電荷トラップ層２０に電子が注入される。したがって、ドレイン５０から最も遠く離れた電荷トラップ層２０にトラップされた電子は、電荷トラップ層２０にホールを注入させても完全に消去されない。このような現象が生じる理由は、プログラミング段階における電子の注入及び消去段階におけるホールの注入間の領域が一致しないからである（図４の領域Ａ及びＢ）。
【０１２１】
本発明の実施の形態において、重なり長Ｃを限定することにより消去速度及びＳＯＮＯＳセルの耐久性を著しく向上できる。したがって、本発明の実施の形態は、単に電荷トラップ層２０の長さそのものを調節するよりは、電荷トラップ層２０とコントロールゲート電極４０との間の重なり長を調節しようとするものである。また、電荷トラップ層２０は非伝導性層であるため、金属配線（図示せず）からソース７０及びドレイン５０をコンタクトすることは問題ない。
【０１２２】
電荷トラップ層２０をメモリセル１１０の全長に沿って形成しないことにより得られる他の利点は、図５及び図６に示されたように、ゲート絶縁膜９０がトンネリング層１０、電荷トラップ層２０及び遮へい層３０を構成するＯＮＯスタックがある位置に代わりに配置できる。したがって、ゲート絶縁膜９０は、ＯＮＯスタックより低い有効オキシドの厚みＴｏｘを有し、これにより、従来のＳＯＮＯＳセル（図１ないし図４の５）と比較して、ＳＯＮＯＳメモリセル１１０のしきい値電圧が一層下がる。このように下がったしきい値電圧は、下記の２つの利点を与える。第一に、プログラミング段階において十分な電流が供給されるので、プログラミング速度が速くて動作電圧が低い。第二に、消去状態のセル内の増えた電流により読込み速度が速い。
【０１２３】
図８ないし図１１は、ＳＯＮＯＳを用いた本発明の一実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。
【０１２４】
まず、図８を参照すれば、基板６０上にＯＮＯ膜３３を形成する。ＯＮＯ膜３３は、基板６０上において、例えばシリコンダイオキシド膜よりなるトンネリング層１０と、トンネリング層１０上に形成された電荷トラップ層２０及び、例えばシリコンダイオキシド膜よりなる遮へい層３０を含む。一実施の形態において、トンネリング層１０は、基板６０を熱酸化させることにより形成できる。この熱酸化は、トンネリング層１０がオキシナイトライド膜となるように窒素を含んだ雰囲気で行われる。前記酸化工程後には、電荷トラップ層２０をＣＶＤ法により蒸着する。トンネリング層１０上に電荷トラップ層２０を蒸着した後、遮へい層３０が、例えば、他のＣＶＤ工程により形成される。好ましい実施の形態において、トンネリング層１０は、約１５〜８０の厚みに熱成長させ、電荷トラップ層２０は、約４０〜８０の厚みに蒸着し、そして遮へい層３０は、約４０〜１２０の厚みに蒸着させる。
【０１２５】
次に、図９を参照すれば、約１μｍの厚みを有するフォトレジスト膜８０を基板上に形成し、ＯＮＯ膜３３の一部が除去されるようにパターニングする。フォトレジスト膜８０に対するパターニング後には、例えば、フッ化水素酸によりＯＮＯ膜３３をエッチングしてシリコン基板６０の一部を露出させる。
【０１２６】
次に、例えば、約８５０〜９００の温度で約６０分間熱処理して露出されたシリコン基板６０の上面を酸化させることにより、シリコンダイオキシドよりなる約１００〜１５０Åのゲート絶縁膜９０を形成する。
【０１２７】
次に、図１０を参照すれば、例えば、ＣＶＤ法を用い、コントロールゲート電極４０としてのポリシリコン膜を約１，５００Åの厚みに結果構造物の全面に形成する。一実施の形態において、ポリシリコン膜がｎ型不純物、例えばホスファラスによりドーピングしてドーピングされていないポリシリコン膜より高い導電性を有させるために、ＣＶＤ時に用いられるソースガスの約１０％の体積だけホスフィンガスを混合する。また、ゲートラインの電流抵抗を減らすためにコントロールゲート電極４０上に金属シリサイド工程を行っても良い。
【０１２８】
次に、図１１を参照すれば、コントロールゲート電極４０を限定するフォトレジスト膜（図示せず）をマスクとして、例えば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）法によりコントロールゲート電極４０としてのポリシリコン膜をエッチングする。このとき、コントロールゲート電極４０の縁部にあるＯＮＯ膜３３もエッチングされる。あるいは、ＯＮＯ膜３３が非導電性膜であるため、コントロールゲート電極４０のような縁部を有するようにエッチングされないこともある。そのような構造が図６に類似に示してあり、上述のように、その構造はコントロールゲート電極４０上の金属シリサイド膜１００を含む。
【０１２９】
一般に、ＯＮＯ膜３３及びゲート絶縁膜９０は、相異なる厚みを有する。図１１に示されたように、ゲート絶縁膜９０がＯＮＯ膜３３より薄く、これにより、メモリ素子１１０の動作電圧がさらに下がるという点で効率的である。
【０１３０】
次に、例えば、ヒ素イオンなどのドーピングイオンを約６０ｅＶの加速エネルギー及び約５Ｅ１５／ｃｍ２のドーズにて注入し、ｎ＋型ソース領域７０及びｎ＋型ドレイン領域５０を同時に形成する。ソース領域７０及びドレイン領域５０は、基板６０内において、コントロールゲート電極４０の縁部に形成される。
【０１３１】
図１２は、ＳＯＮＯＳを用いた本発明のさらに他の実施の形態によるメモリ素子の断面図である。
【０１３２】
図１２に示されたように、メモリセル１２０の電荷トラップ層２０は、メモリセル１２０の両サイド、すなわち、ソース領域７０及びドレイン領域５０の近くまで延びる。このメモリセル１２０は、一つのセルに２ビットのデータを貯蔵できるが、その理由は、電子又はホールが電荷トラップ層２０の各分離された領域内にトラップされるからである。図１２の２ビットメモリセル１２０のプログラミング、読み込み及び消去は、各ビットのプログラミング、消去及び読込みが互いに独立してなされるという点を除いては、上述のように、１ビットメモリセル１１０と同一である。例えば、“右側ビット”として呼ばれるドレイン領域５０近くの電荷トラップ層２０に貯蔵された電子は、ソース領域７０、コントロールゲート電極４０に図７Ｂに示された読込み電圧を印加してドレイン領域５０を接地させることにより、逆方向に読み込まれる。同様に、左側ビット、すなわちソース領域７０近くの電荷トラップ層２０を逆方向に読み込むためには、ソース領域７０を接地させ、コントロールゲート電極４０及びドレイン領域５０に読込み電圧を印加する。
【０１３３】
図１３ないし図１９は、図１２の不揮発性メモリ素子を製造する方法を説明するための断面図である。
【０１３４】
まず、図１３を参照すれば、図８に基づき説明したように、基板６０上にＯＮＯ膜３３を形成する。ＯＮＯ膜３３は、トンネリング層１０、電荷トラップ層２０及び遮へい層３０を含む。
【０１３５】
次に、図１４及び図１５を参照すれば、フォトレジスト膜８０を形成してパターニングした後、フォトレジスト膜８０により露出された遮へい層３０及び電荷トラップ層２０をエッチングする。エッチング後に、図１６に示されたように、フォトレジスト膜８０を除去する。
【０１３６】
次に、図１７を参照すれば、電荷トラップ層２０に覆われていないトンネリング層１０と共に、フォトレジスト膜８０が除去されて露出される遮へい層３０をエッチングする。この段階において、トンネリング層１０及び電荷トラップ層２０が基板６０の露出部分により互いに分離される。
【０１３７】
次に、図１８を参照すれば、例えば、ＣＶＤ法により基板６０上にオキシド膜を形成する。このオキシド膜は全ての露出表面を覆い、ゲート絶縁膜９０のほかに新しい遮へい層３０ｂをも形成する。
【０１３８】
次に、図１９を参照すれば、ポリシリコン膜を積層してコントロールゲート電極４０を形成する。図１２のメモリセル１２０を完成するために、シリサイド膜１００に加えて、ソース領域７０及びドレイン領域５０を形成するための工程を行う。
【０１３９】
図２０ないし図２２は、図１２の不揮発性メモリ素子を製造する他の方法を説明するための断面図である。
【０１４０】
まず、図２０及び図２１を参照すれば、図１８に示されたような状態、すなわち、遮へい層３０ｂを形成するオキシド膜の積層後の基板６０が用意される。次に、ゲート絶縁膜９０を厚くするために、積層されたオキシド膜を熱成長させて適切な厚みのゲート絶縁膜９０を形成する。最後に、図２２に示されたように、コントロールゲート電極４０となるポリシリコン膜を形成する。
【０１４１】
電荷トラップ層２０は、他の種類の物質よりなっても良く、これはメモリセルの動作に影響しない。例えば、電荷トラップ層は、誘電体膜のベース及びその内部に形成された電荷トラップ物質の島よりなっても良い。例えば、ポリシリコン又はシリコンナイトライド物質が埋め込みまたは注入されて形成される島を含むシリコンダイオキシドを誘電体膜のベースとして使用できる。場合によっては、電荷トラップ層は、オキシナイトライド膜であっても良い。さらに他の例として、電荷トラップ層は、ナイトライド点又はポリシリコン点よりなっても良い。本発明の実施の形態において必要とされる電荷トラップの機能が行える物質であれば、いかなる物質も使用できる。
【０１４２】
以上のように実施の形態では、ソース及びドレイン領域がｎ型にドーピングされたトランジスタを例に取って説明したが、反対型の半導体物質を用いることにいかなる制限もないということは言うまでもない。また、公知の幾つかの細部工程は説明の簡潔のために省かれた。例えば、今までの説明とは異なる電圧も不揮発性メモリセルをプログラミングしたり、読み込んだり、消去したりするのに使用できる。
【０１４３】
【発明の効果】
上述したように、本発明に係る不揮発性メモリセル及びその製造方法によれば、コントロールゲート電極の一部のみをＯＮＯ膜と重ねることにより、ＯＮＯ膜付きではないコントロールゲート電極の下部のゲート絶縁膜をＯＮＯ膜より相対的に薄く形成でき、これにより、プログラミング段階において十分な電流が供給されるので、プログラミング速度が速くて動作電圧が下がり、且つ、消去状態のセル内の増えた電流により読込み速度が速い。特に、コントロールゲート電極とＯＮＯ膜との重なり長を限ることにより、消去速度及びＳＯＮＯＳセルの耐久性を格段に向上できる。
【図面の簡単な説明】
【図１】従来の不揮発性メモリセルの製造方法及び構造を説明するための断面図である。
【図２】従来の不揮発性メモリセルの製造方法及び構造を説明するための断面図である。
【図３】図２の不揮発性メモリセルのプログラミング及び消去動作を説明するための断面図である。
【図４】図２の不揮発性メモリセルのプログラミング及び消去動作を説明するための断面図である。
【図５】本発明の一実施の形態による不揮発性メモリ素子の断面図である。
【図６】本発明の他の実施の形態による不揮発性メモリ素子の断面図である。
【図７】Ａは、本発明の実施の形態によるメモリセルの各々相異なる様々な動作状態を説明するための図面であり、Ｂは、前記Ａのメモリセルを駆動するのに用いられる信号を示す表である。
【図８】ＳＯＮＯＳを用いた本発明の一実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図９】ＳＯＮＯＳを用いた本発明の一実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１０】ＳＯＮＯＳを用いた本発明の一実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１１】ＳＯＮＯＳを用いた本発明の一実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１２】ＳＯＮＯＳを用いた本発明の他の実施の形態によるメモリ素子の断面図である。
【図１３】図１２の不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１４】図１３に続く、不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１５】図１４に続く、不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１６】図１５に続く、不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１７】図１６に続く、不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１８】図１７に続く、不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図１９】図１８に続く、不揮発性メモリ素子を製造する方法を説明するための断面図である。
【図２０】図１２の不揮発性メモリ素子を製造する他の方法を説明するための断面図である。
【図２１】図２０に続く、不揮発性メモリ素子を製造する他の方法を説明するための断面図である。
【図２２】図２１に続く、不揮発性メモリ素子を製造する他の方法を説明するための断面図である。
【符号の説明】
１０…トンネリング層
２０…電荷とラップ層
３０…遮へい層
４０…コントロールゲート電極
５０…ドレイン
６０…基板
７０…ソース
９０…ゲート絶縁膜
Ｃ…電荷トラップ層の重なり長
１１０…メモリセル

Claims (71)

  1. ソース領域と、ドレイン領域と、それらの間のチャンネル領域と、を含む基板と、
    前記ソース領域及び前記ドレイン領域のうちから選ばれた領域上に配され、前記選ばれた領域から前記チャンネル領域に延びた前記基板の第１の部分上に配されたトンネリング層と、前記トンネリング層上に形成された電荷トラップ層と、前記電荷トラップ層上に形成された遮へい層と、を含むトラップ構造物と、
    前記基板の第１の部分から選ばれていない領域に延びた前記基板の第２の部分上に配されたゲート絶縁膜と、
    前記トラップ構造物及びゲート絶縁膜上に配されたゲートと、を含むことを特徴とする不揮発性メモリセル。
  2. 前記電荷トラップ層は、非伝導性膜であることを特徴とする請求項１に記載の不揮発性メモリセル。
  3. 前記ゲート絶縁膜は、前記トラップ構造物より薄いことを特徴とする請求項１に記載の不揮発性メモリセル。
  4. 前記トラップ構造物は、前記ソース領域とドレイン領域との間隔の半分より短く前記選ばれた領域から延びることを特徴とする請求項１に記載の不揮発性メモリセル。
  5. 前記トラップ構造物は、前記ソース領域とドレイン領域との間隔の１／４より短く前記選ばれた領域から延びることを特徴とする請求項１に記載の不揮発性メモリセル。
  6. 前記電荷トラップ層は、シリコンナイトライドを含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  7. 前記電荷トラップ層は、ナイトライド点を含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  8. 前記電荷トラップ層は、ポリシリコン点を含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  9. 前記電荷トラップ層は、オキシナイトライド膜を含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  10. 前記トンネリング層は、オキシナイトライド膜を含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  11. 前記トンネリング層は、シリコンオキシド膜を含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  12. 前記遮へい層は、シリコンオキシド膜を含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  13. 前記ゲート絶縁膜は、シリコンダイオキシドよりなることを特徴とする請求項１に記載の不揮発性メモリセル。
  14. 前記ゲート上に形成されたシリサイド膜をさらに含むことを特徴とする請求項１に記載の不揮発性メモリセル。
  15. 前記ゲートの縁部は、前記トラップ構造物の縁部に整列されることを特徴とする請求項１に記載の不揮発性メモリセル。
  16. 前記セルは、前記電荷トラップ層にホールを注入することにより消去されることを特徴とする請求項１に記載の不揮発性メモリセル。
  17. 前記セルは、第１の方向にプログラミングされ、第２の方向に読み込まれることを特徴とする請求項１に記載の不揮発性メモリセル。
  18. ２ビットのデータを貯蔵するための不揮発性メモリセルであって、
    半導体基板と、
    前記基板内に形成され、それらの間にチャンネル領域を有するソース領域及びドレイン領域と、
    前記ソース領域から前記チャンネル領域に向かって延びる前記基板の第１の部分上に形成された第１のトンネリング層と、
    前記第１のトンネリング層上に形成された第１の電荷トラップ層と、
    前記ドレイン領域から前記チャンネル領域に向かって延びる前記基板の第２の部分上に形成された第２のトンネリング層と、
    前記第２のトンネリング層上に形成された第２の電荷トラップ層と、
    前記第１の部分と第２の部分との間に形成されたゲート絶縁膜と、
    前記第１の電荷トラップ層及び第２の電荷トラップ層上に各々形成された第１及び第２の遮へい層と、
    前記第１の遮へい層、第２の遮へい層及びゲート絶縁膜上に形成されたコントロールゲートと、を含むことを特徴とする不揮発性メモリセル。
  19. 前記第１の電荷トラップ層及び第２の電荷トラップ層は、非伝導性であることを特徴とする請求項１８に記載の不揮発性メモリセル。
  20. 前記第１の電荷トラップ層は、シリコンナイトライドよりなることを特徴とする請求項１８に記載の不揮発性メモリセル。
  21. 前記第１の電荷トラップ層は、ナイトライド点を含むことを特徴とする請求項１８に記載の不揮発性メモリセル。
  22. 前記第１の電荷トラップ層は、ポリシリコン点を含むことを特徴とする請求項１８に記載の不揮発性メモリセル。
  23. 前記第１の電荷トラップ層は、オキシナイトライド膜を含むことを特徴とする請求項１８に記載の不揮発性メモリセル。
  24. 前記第１のトンネリング層は、オキシナイトライド膜を含むことを特徴とする請求項１８に記載の不揮発性メモリセル。
  25. 前記第１のトンネリング層は、シリコンダイオキシドを含むことを特徴とする請求項１８に記載の不揮発性メモリセル。
  26. 前記第１の電荷トラップ層は、前記第２の電荷トラップ層とは異なる長さを有することを特徴とする請求項１８に記載の不揮発性メモリセル。
  27. 前記第１の電荷トラップ層は、前記コントロールゲートの１／３に当たる長さだけ前記コントロールゲートにより覆われることを特徴とする請求項１８に記載の不揮発性メモリセル。
  28. 前記第１の電荷トラップ層は、前記コントロールゲートの１／４に当たる長さだけ前記コントロールゲートにより覆われることを特徴とする請求項１８に記載の不揮発性メモリセル。
  29. 前記コントロールゲートの縁部は、前記第１電荷トラップ層の縁部に整列されることを特徴とする請求項１８に記載の不揮発性メモリセル。
  30. 前記コントロールゲートの縁部は、前記第１の電荷トラップ層及び前記第２の電荷トラップ層の縁部のどちらにも整列されないことを特徴とする請求項１８に記載の不揮発性メモリセル。
  31. 前記セルは、前記第１電荷トラップ層及び第２電荷トラップ層のうちうちいずれか一方に熱電子を注入することによりプログラミングされることを特徴とする請求項１８に記載の不揮発性メモリセル。
  32. 前記セルは、以前に注入された電子を有する電荷トラップ層にホールを注入することにより消去されることを特徴とする請求項１８に記載の不揮発性メモリセル。
  33. 前記第１の電荷トラップ層は、第１の方向にプログラミングされ、第２の方向に読み込まれることを特徴とする請求項１８に記載の不揮発性メモリセル。
  34. 列及び行よりなる複数のメモリセルのマトリックスを含むメモリ素子であって、前記各メモリセルは、
    ソース領域と、ドレイン領域と、それらの間のチャンネル領域と、を含む基板と、
    前記ソース領域及び前記ドレイン領域のうち選ばれた領域から前記チャンネル領域に向かって延びる前記基板の第１の部分上に配され、前記基板の第１の部分上に配されたトンネリング層と、前記トンネリング層上に形成された電荷トラップ層と、前記電荷トラップ層上に形成された遮へい層と、を含むトラップ構造物と、
    前記基板の第１の部分から選ばれていない領域に延びた前記基板の第２の部分上に配されたゲート絶縁膜、及び前記トラップ構造物及びゲート絶縁膜上に配されたゲートと、
    同じ行に位置した複数のメモリセルのうち一つ以上のメモリセルのゲートに接続されるワードラインと、
    同じ列に位置した複数のメモリセルのうち一つ以上のメモリセルのドレイン領域に接続されるビットラインと、
    同じ列に位置した複数のメモリセルのうち一つ以上のメモリセルのソース領域に接続されるソースラインと、を含むことを特徴とするメモリ素子。
  35. 前記ゲート絶縁膜は、前記トラップ構造物より薄いことを特徴とする請求項３４に記載のメモリ素子。
  36. 前記トラップ構造物は、前記選ばれた領域から前記ソース領域とドレイン領域との間隔の半分より短く延びることを特徴とする請求項３４に記載のメモリ素子。
  37. 前記トラップ構造物は、前記選ばれた領域から前記ソース領域とドレイン領域との間隔の１／４だけ延びることを特徴とする請求項３４に記載のメモリ素子。
  38. 前記電荷トラップ層は、シリコンナイトライドを含むことを特徴とする請求項３４に記載のメモリ素子。
  39. 前記電荷トラップ層は、ナイトライド点を含むことを特徴とする請求項３４に記載のメモリ素子。
  40. 前記電荷トラップ層は、ポリシリコン点を含むことを特徴とする請求項３４に記載のメモリ素子。
  41. 前記電荷トラップ層は、オキシナイトライド膜を含むことを特徴とする請求項３４に記載のメモリ素子。
  42. 前記トンネリング層は、オキシナイトライド膜を含むことを特徴とする請求項３４に記載のメモリ素子。
  43. 前記トンネリング層は、シリコンダイオキシドを含むことを特徴とする請求項３４に記載のメモリ素子。
  44. 基板上にトンネリング層を形成する段階と、
    前記トンネリング層上に電荷トラップ層を形成する段階と、
    前記電荷トラップ層上に遮へい層を形成する段階と、
    前記遮へい層、電荷トラップ層及びトンネリング層をエッチングして前記基板の第１の部分を露出させ、前記遮へい層、電荷トラップ層及びトンネリング層の縁部を含む垂直縁部構造物を形成する段階と、
    前記基板上の第１の部分上に前記垂直縁部構造物より薄いゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜及び遮へい層上にゲート膜を形成するが、前記ゲート膜には第１の縁部及び第２の縁部を有させる段階と、
    前記ゲート膜の第１の縁部及び第２の縁部下の前記基板内に各々ソース領域及びドレイン領域を形成する段階と、を含むことを特徴とする不揮発性メモリセルの製造方法。
  45. 前記基板の第１の部分は、前記ソース領域とドレイン領域との間隔の半分より広いことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  46. 前記基板の第１の部分は、前記ソース領域とドレイン領域との間隔の１／３より広いことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  47. 前記基板の第１の部分は、前記ソース領域とドレイン領域との間隔の１／４であることを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  48. 前記電荷トラップ層を形成する段階は、シリコンナイトライド膜を形成する段階を含むことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  49. 前記シリコンナイトライド膜は、４０〜８０Åの厚みを有することを特徴とする不揮発性メモリセルの製造方法。
  50. 前記電荷トラップ層を形成する段階は、ナイトライド点膜を形成する段階を含むことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  51. 前記電荷トラップ層を形成する段階は、ポリシリコン点よりなる膜を形成する段階を含むことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  52. 前記電荷トラップ層を形成する段階は、オキシナイトライド膜を形成する段階を含むことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  53. 前記トンネリング層を形成する段階は、オキシナイトライド膜を形成する段階を含むことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  54. 前記トンネリング層を形成する段階は、シリコンダイオキシド膜を形成する段階を含むことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  55. 前記ゲート膜を形成する段階は、
    前記ゲート絶縁膜及び遮へい層上にポリシリコン膜を形成する段階と、
    前記ポリシリコン膜をエッチングする段階と、を含むことを特徴とする請求項４４に記載の不揮発性メモリセルの製造方法。
  56. ソース領域及びドレイン領域を含む基板の一部上にトンネリング層を形成する段階と、
    前記ソース領域又は前記ドレイン領域上に電荷トラップ層を形成するが、前記電荷トラップ層には限られる長さを有しプログラミング中にはエレクトロンを貯蔵し、消去中には除去する段階と、
    前記電荷トラップ層上に遮へい層を形成する段階と、
    前記トンネリング層に覆われていない前記基板の一部の上にゲート絶縁膜を形成する段階と、
    前記ゲート絶縁膜及び遮へい層上にゲート膜を形成する段階と、を含むことを特徴とする不揮発性メモリセルの製造方法。
  57. 前記ゲート膜に覆われた前記電荷トラップ層は、前記ドレイン領域の縁部から前記ソース領域の縁部までの距離の半分より短いことを特徴とする請求項５６に記載の不揮発性メモリセルの製造方法。
  58. 前記ゲート膜に覆われた前記電荷トラップ層は、前記ドレイン領域の縁部から前記ソース領域の縁部までの距離の１／４より短いことを特徴とする請求項５６に記載の不揮発性メモリセルの製造方法。
  59. 前記電荷トラップ層を形成する段階は、シリコンナイトライド膜を形成する段階を含むことを特徴とする請求項５６に記載の不揮発性メモリセルの製造方法。
  60. 前記電荷トラップ層を形成する段階は、ナイトライド点膜を形成する段階を含むことを特徴とする請求項５６に記載の不揮発性メモリセルの製造方法。
  61. 前記電荷トラップ層を形成する段階は、ポリシリコン点膜を形成する段階を含むことを特徴とする請求項５６に記載の不揮発性メモリセルの製造方法。
  62. 前記電荷トラップ層を形成する段階は、オキシナイトライド膜を形成する段階を含むことを特徴とする請求項５６に記載の不揮発性メモリセルの製造方法。
  63. 基板の第１の領域、第２の領域及び第３の領域上にトンネリング層を形成する段階と、
    前記トンネリング層上に電荷トラップ層を形成する段階と、
    前記電荷トラップ層上に遮へい層を形成する段階と、
    前記遮へい層、電荷トラップ層及びトンネリング層をエッチングして前記基板の第２の領域を露出させる段階と、
    前記基板の第２の領域上にゲート絶縁膜を形成する段階と、
    前記基板の第１の領域及び第３の領域上の前記ゲート絶縁膜及び遮へい層上にコントロールゲートを形成する段階と、を含むことを特徴とする不揮発性メモリセルの製造方法。
  64. 前記コントロールゲートは、第１の縁部及び第２の縁部を含み、前記コントロールゲートの第１の縁部及び第２の縁部下の基板内にソース領域及びドレイン領域を形成する段階をさらに含むことを特徴とする請求項６３に記載の不揮発性メモリセルの製造方法。
  65. 前記基板の第２の領域を露出させる段階は、前記電荷トラップ層を第１の電荷トラップ層及び第２の電荷トラップ層に分離させ、前記コントロールゲートは、前記第１の電荷トラップ層及び第２の電荷トラップ層のうちいずれか一方の一部を覆うが、前記コントロールゲートの半分より短く覆わせることを特徴とする請求項６３に記載の不揮発性メモリセルの製造方法。
  66. 前記基板の第２の領域を露出させる段階は、前記電荷トラップ層を第１の電荷トラップ層及び第２の電荷トラップ層に分離させ、前記コントロールゲートは、前記第１の電荷トラップ層及び第２の電荷トラップ層のうちいずれか一方の一部を覆うが、前記コントロールゲートの１／３より短く覆わせることを特徴とする請求項６３に記載の不揮発性メモリセルの製造方法。
  67. 前記基板の第２の領域を露出させる段階は、前記電荷トラップ層を第１の電荷トラップ層及び第２の電荷トラップ層に分離させ、前記コントロールゲートは、前記第１の電荷トラップ層及び第２の電荷トラップ層のうちいずれか一方の一部を覆うが、前記コントロールゲートの１／４より短く覆わせることを特徴とする請求項６３に記載の不揮発性メモリセルの製造方法。
  68. 基板の第１の領域、第２の領域及び第３の領域上にトンネリング層を形成する段階と、
    前記トンネリング層上に電荷トラップ層を形成する段階と、
    前記電荷トラップ層上にマスク膜を形成する段階と、
    前記マスク膜をパターニングする段階と、
    前記パターニングされたマスク膜をマスクとして前記電荷トラップ層及びトンネリング層をエッチングして前記基板の第２の領域を露出させる段階と、
    前記基板の第１の領域及び第３の領域上の電荷トラップ層上に遮へい層を形成する段階と、
    前記基板の第２の領域上に絶縁膜を形成する段階と、
    前記基板の第２の領域上の絶縁膜上及び前記遮へい層上にコントロールゲートを形成する段階と、を含むことを特徴とする不揮発性メモリセルの製造方法。
  69. 前記基板の第２の領域上に前記絶縁膜を形成する段階は、絶縁膜を積層する段階を含むことを特徴とする請求項６８に記載の不揮発性メモリセルの製造方法。
  70. 前記の積層された絶縁膜上にゲート絶縁膜を熱的に成長させる段階をさらに含むことを特徴とする請求項６９に記載の不揮発性メモリセルの製造方法。
  71. 前記遮へい層を形成する段階と前記絶縁膜を形成する段階とを同時に行うことを特徴とする請求項６８に記載の不揮発性メモリセルの製造方法。
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