JPH0778893A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents
半導体不揮発性記憶装置およびその製造方法Info
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- JPH0778893A JPH0778893A JP17478293A JP17478293A JPH0778893A JP H0778893 A JPH0778893 A JP H0778893A JP 17478293 A JP17478293 A JP 17478293A JP 17478293 A JP17478293 A JP 17478293A JP H0778893 A JPH0778893 A JP H0778893A
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Abstract
(57)【要約】
【構成】 素子分離領域３９に設ける素子分離絶縁膜
と、半導体基板に設けるトンネル酸化膜と窒化シリコン
膜とトップ酸化膜からなるメモリゲート絶縁膜２５と、
メモリゲート絶縁膜に隣接して設けるＭＯＳゲート絶縁
膜と、メモリゲート絶縁膜とＭＯＳゲート絶縁膜との上
に設けるゲート電極２９と、ゲート電極の整合した領域
に設ける高濃度領域３１とを備え、メモリゲート絶縁膜
は素子分離絶縁膜上に窒化シリコン膜２１とトップ酸化
膜２３との非形成領域である切断領域４１を設ける半導
体不揮発性記憶装置およびその製造方法。 【効果】 素子分離領域に切断領域を設けている。この
ためゲート電極に電圧が印加されても、素子分離領域は
窒化シリコン膜が形成されていないために、素子分離領
域には電荷が蓄積されることは発生しない。この結果、
素子分離領域に蓄積された電荷に起因する素子領域間の
リーク電流の発生を防止できる。
と、半導体基板に設けるトンネル酸化膜と窒化シリコン
膜とトップ酸化膜からなるメモリゲート絶縁膜２５と、
メモリゲート絶縁膜に隣接して設けるＭＯＳゲート絶縁
膜と、メモリゲート絶縁膜とＭＯＳゲート絶縁膜との上
に設けるゲート電極２９と、ゲート電極の整合した領域
に設ける高濃度領域３１とを備え、メモリゲート絶縁膜
は素子分離絶縁膜上に窒化シリコン膜２１とトップ酸化
膜２３との非形成領域である切断領域４１を設ける半導
体不揮発性記憶装置およびその製造方法。 【効果】 素子分離領域に切断領域を設けている。この
ためゲート電極に電圧が印加されても、素子分離領域は
窒化シリコン膜が形成されていないために、素子分離領
域には電荷が蓄積されることは発生しない。この結果、
素子分離領域に蓄積された電荷に起因する素子領域間の
リーク電流の発生を防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体不揮発性記憶装置
の構造とその製造方法とに関し、とくにゲート電極−酸
化シリコン膜からなるトップ酸化膜−窒化シリコン膜−
酸化シリコン膜からなるトンネル酸化膜−半導体基板構
造からなる、いわゆるＭＯＮＯＳ構造を有する半導体不
揮発性記憶装置の構造とその製造方法とに関する。
の構造とその製造方法とに関し、とくにゲート電極−酸
化シリコン膜からなるトップ酸化膜−窒化シリコン膜−
酸化シリコン膜からなるトンネル酸化膜−半導体基板構
造からなる、いわゆるＭＯＮＯＳ構造を有する半導体不
揮発性記憶装置の構造とその製造方法とに関する。
【０００２】
【従来の技術】ＭＯＮＯＳ構造を有するメモリトランジ
スタにおいては、窒化シリコン膜とトップ酸化膜との界
面に電荷を蓄積させたときのしきい値電圧と、電荷を蓄
積していないときのしきい値電圧との差を利用して、情
報を記憶させている。
スタにおいては、窒化シリコン膜とトップ酸化膜との界
面に電荷を蓄積させたときのしきい値電圧と、電荷を蓄
積していないときのしきい値電圧との差を利用して、情
報を記憶させている。
【０００３】このＭＯＮＯＳ構造のメモリトランジスタ
は、電荷を蓄積していないときは、しきい値電圧が負で
あることから、ゲート電極下のチャネル領域にチャネル
が形成されてしまう。
は、電荷を蓄積していないときは、しきい値電圧が負で
あることから、ゲート電極下のチャネル領域にチャネル
が形成されてしまう。
【０００４】このとき、ソース領域からドレイン領域に
流れるドレイン電流が流れないように、メモリトランジ
スタが選択されたときのみ、ドレイン電流が流れるよう
にするためＭＯＳトランジスタを必要とする。
流れるドレイン電流が流れないように、メモリトランジ
スタが選択されたときのみ、ドレイン電流が流れるよう
にするためＭＯＳトランジスタを必要とする。
【０００５】このメモリトランジスタとＭＯＳトランジ
スタとを有する半導体不揮発性記憶装置として、たとえ
ば特開平４−３３７６７２号公報に記載のものがある。
この公報に記載のメモリトランジスタとＭＯＳトランジ
スタとの構造を、図６の断面図と図７の平面図とを用い
て説明する。
スタとを有する半導体不揮発性記憶装置として、たとえ
ば特開平４−３３７６７２号公報に記載のものがある。
この公報に記載のメモリトランジスタとＭＯＳトランジ
スタとの構造を、図６の断面図と図７の平面図とを用い
て説明する。
【０００６】図６に示すように、トップ酸化膜２３と窒
化シリコン膜２１とトンネル酸化膜１９とからなるメモ
リゲート絶縁膜２５と、酸化シリコン膜からなるＭＯＳ
ゲート絶縁膜１５とは、お互いに接触するように、半導
体基板１１上に設ける。
化シリコン膜２１とトンネル酸化膜１９とからなるメモ
リゲート絶縁膜２５と、酸化シリコン膜からなるＭＯＳ
ゲート絶縁膜１５とは、お互いに接触するように、半導
体基板１１上に設ける。
【０００７】そしてこのメモリゲート絶縁膜２５とＭＯ
Ｓゲート絶縁膜１５との上にゲート電極２９を設ける。
Ｓゲート絶縁膜１５との上にゲート電極２９を設ける。
【０００８】さらにこのゲート電極２９の整合した領域
の半導体基板１１にソース領域とドレイン領域となる高
濃度領域３１を設ける。すなわちメモリトランジスタ３
３とＭＯＳトランジスタ３５とを隣接して設ける。
の半導体基板１１にソース領域とドレイン領域となる高
濃度領域３１を設ける。すなわちメモリトランジスタ３
３とＭＯＳトランジスタ３５とを隣接して設ける。
【０００９】
【発明が解決しようとする課題】この図６を用いて説明
した半導体不揮発性記憶装置においては、メモリトラン
ジスタ３３とＭＯＳトランジスタ３５とを接触するよう
に設けているので、半導体不揮発性記憶装置の小型化を
図ることができるという利点を有する。
した半導体不揮発性記憶装置においては、メモリトラン
ジスタ３３とＭＯＳトランジスタ３５とを接触するよう
に設けているので、半導体不揮発性記憶装置の小型化を
図ることができるという利点を有する。
【００１０】しかしながら図６に示す半導体不揮発性記
憶装置においては、隣接する素子領域間でリーク電流が
流れるという問題点が発生する。この問題点を図７のＭ
ＯＳトランジスタとメモリトランジスタとを示す平面図
を用いて説明する。
憶装置においては、隣接する素子領域間でリーク電流が
流れるという問題点が発生する。この問題点を図７のＭ
ＯＳトランジスタとメモリトランジスタとを示す平面図
を用いて説明する。
【００１１】素子分離領域３９に囲まれた複数の素子領
域３７を跨ぐようにゲート電極２９を形成しており、さ
らにゲート電極２９の整合した領域の素子領域３７に高
濃度領域３１を形成している。そしてゲート電極２９の
下部領域にメモリゲート絶縁膜２５を形成している。
域３７を跨ぐようにゲート電極２９を形成しており、さ
らにゲート電極２９の整合した領域の素子領域３７に高
濃度領域３１を形成している。そしてゲート電極２９の
下部領域にメモリゲート絶縁膜２５を形成している。
【００１２】すなわちメモリゲート絶縁膜２５を構成す
るトップ酸化膜２３と窒化シリコン膜２１とは、素子分
離領域３９上にも形成されている。
るトップ酸化膜２３と窒化シリコン膜２１とは、素子分
離領域３９上にも形成されている。
【００１３】このためゲート電極２９に電圧が印加され
ると、素子分離領域３９の窒化シリコン膜２１内部、お
よび窒化シリコン膜２１とトップ酸化膜２３との界面に
電荷が蓄積される。この蓄積された電荷によって、素子
領域３７の間にリーク電流が流れてしまう。
ると、素子分離領域３９の窒化シリコン膜２１内部、お
よび窒化シリコン膜２１とトップ酸化膜２３との界面に
電荷が蓄積される。この蓄積された電荷によって、素子
領域３７の間にリーク電流が流れてしまう。
【００１４】さらに窒化シリコン膜２１の内部、および
窒化シリコン膜２１とトップ酸化膜２３との界面に電荷
が蓄積されると、素子分離領域３９に形成される寄生Ｍ
ＯＳトランジスタのしきい値電圧が低下して、半導体不
揮発性記憶装置の信頼性が低くなるという課題もある。
窒化シリコン膜２１とトップ酸化膜２３との界面に電荷
が蓄積されると、素子分離領域３９に形成される寄生Ｍ
ＯＳトランジスタのしきい値電圧が低下して、半導体不
揮発性記憶装置の信頼性が低くなるという課題もある。
【００１５】本発明の目的は、上記課題を解決して、素
子領域間にリーク電流が流れることがない半導体不揮発
性記憶装置の構造と、この構造を得るための製造方法と
を提供することである。
子領域間にリーク電流が流れることがない半導体不揮発
性記憶装置の構造と、この構造を得るための製造方法と
を提供することである。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体不揮発性記憶装置の構造とその製造
方法とは、下記記載の手段を採用する。
に、本発明の半導体不揮発性記憶装置の構造とその製造
方法とは、下記記載の手段を採用する。
【００１７】本発明の半導体不揮発性記憶装置において
は、半導体基板に設ける素子領域の周囲に素子分離領域
を設ける素子分離絶縁膜と、半導体基板に設けるトンネ
ル酸化膜と窒化シリコン膜とトップ酸化膜とからなるメ
モリゲート絶縁膜と、メモリゲート絶縁膜に隣接して設
けるＭＯＳゲート絶縁膜と、メモリゲート絶縁膜とＭＯ
Ｓゲート絶縁膜との上に設けるゲート電極と、ゲート電
極の整合した領域に設ける高濃度領域とを備え、メモリ
ゲート絶縁膜は素子分離絶縁膜上に窒化シリコン膜とト
ップ酸化膜との非形成領域である切断領域とを設けるこ
とを特徴とする。
は、半導体基板に設ける素子領域の周囲に素子分離領域
を設ける素子分離絶縁膜と、半導体基板に設けるトンネ
ル酸化膜と窒化シリコン膜とトップ酸化膜とからなるメ
モリゲート絶縁膜と、メモリゲート絶縁膜に隣接して設
けるＭＯＳゲート絶縁膜と、メモリゲート絶縁膜とＭＯ
Ｓゲート絶縁膜との上に設けるゲート電極と、ゲート電
極の整合した領域に設ける高濃度領域とを備え、メモリ
ゲート絶縁膜は素子分離絶縁膜上に窒化シリコン膜とト
ップ酸化膜との非形成領域である切断領域とを設けるこ
とを特徴とする。
【００１８】本発明の半導体不揮発性記憶装置の製造方
法は、半導体基板の素子領域に形成した耐酸化膜を酸化
防止膜として用いる選択酸化によって素子分離領域に素
子分離絶縁膜を形成し、ＭＯＳゲート絶縁膜を形成し、
ＭＯＳゲート絶縁膜上に感光性樹脂を形成する工程と、
感光性樹脂をエッチングマスクに用いてＭＯＳゲート絶
縁膜をパターニングしてＭＯＳトランジスタの形成領域
を含む領域にＭＯＳゲート絶縁膜を形成し、さらにトン
ネル酸化膜と窒化シリコン膜とトップ酸化膜とからなる
メモリゲート絶縁膜を形成し、トップ酸化膜上に感光性
樹脂を形成する工程と、感光性樹脂をエッチングマスク
に用いてトップ酸化膜と窒化シリコン膜をパターニング
してメモリトランジスタの形成領域を含む領域にトップ
酸化膜と窒化シリコン膜とを形成すると同時に切断領域
を形成し、ゲート電極材料を全面に形成し、ゲート電極
材料上に感光性樹脂を形成する工程と、感光性樹脂をエ
ッチングマスクに用いてゲート電極材料をパターニング
してゲート電極を形成し、ゲート電極に整合した領域の
半導体基板に不純物を導入して高濃度領域を形成する工
程とを有することを特徴とする。
法は、半導体基板の素子領域に形成した耐酸化膜を酸化
防止膜として用いる選択酸化によって素子分離領域に素
子分離絶縁膜を形成し、ＭＯＳゲート絶縁膜を形成し、
ＭＯＳゲート絶縁膜上に感光性樹脂を形成する工程と、
感光性樹脂をエッチングマスクに用いてＭＯＳゲート絶
縁膜をパターニングしてＭＯＳトランジスタの形成領域
を含む領域にＭＯＳゲート絶縁膜を形成し、さらにトン
ネル酸化膜と窒化シリコン膜とトップ酸化膜とからなる
メモリゲート絶縁膜を形成し、トップ酸化膜上に感光性
樹脂を形成する工程と、感光性樹脂をエッチングマスク
に用いてトップ酸化膜と窒化シリコン膜をパターニング
してメモリトランジスタの形成領域を含む領域にトップ
酸化膜と窒化シリコン膜とを形成すると同時に切断領域
を形成し、ゲート電極材料を全面に形成し、ゲート電極
材料上に感光性樹脂を形成する工程と、感光性樹脂をエ
ッチングマスクに用いてゲート電極材料をパターニング
してゲート電極を形成し、ゲート電極に整合した領域の
半導体基板に不純物を導入して高濃度領域を形成する工
程とを有することを特徴とする。
【００１９】
【実施例】以下図面を用いて本発明の実施例を説明す
る。まずはじめに、図５の平面図を用いて本発明の半導
体不揮発性記憶装置の構造を説明する。
る。まずはじめに、図５の平面図を用いて本発明の半導
体不揮発性記憶装置の構造を説明する。
【００２０】図５に示すように、素子分離領域３９に囲
まれた複数の素子領域３７を跨ぐようにゲート電極２９
を形成している。さらにゲート電極２９の整合した領域
の素子領域３７に高濃度領域３１を形成している。そし
てゲート電極２９の下部領域に形成するメモリゲート絶
縁膜２５は、素子分離領域３９にトップ酸化膜２３と窒
化シリコン膜２１との非形成領域である切断領域４１を
設けて、メモリゲート絶縁膜２５を非連続とする。
まれた複数の素子領域３７を跨ぐようにゲート電極２９
を形成している。さらにゲート電極２９の整合した領域
の素子領域３７に高濃度領域３１を形成している。そし
てゲート電極２９の下部領域に形成するメモリゲート絶
縁膜２５は、素子分離領域３９にトップ酸化膜２３と窒
化シリコン膜２１との非形成領域である切断領域４１を
設けて、メモリゲート絶縁膜２５を非連続とする。
【００２１】図５に示すように、本発明の半導体不揮発
性記憶装置は、素子分離領域３９に切断領域４１を設け
ている。このためにゲート電極２９に電圧が印加されて
も、素子分離領域３９上には窒化シリコン膜２１とトッ
プ酸化膜２３が形成されていないため、素子分離領域３
９には、電荷が蓄積されることは発生しない。この結
果、素子分離領域３９の窒化シリコン膜２１内部、およ
び窒化シリコン膜２１とトップ酸化膜２３との界面に蓄
積された電荷によって、素子領域３７の間にリーク電流
が流れるということは発生しない。
性記憶装置は、素子分離領域３９に切断領域４１を設け
ている。このためにゲート電極２９に電圧が印加されて
も、素子分離領域３９上には窒化シリコン膜２１とトッ
プ酸化膜２３が形成されていないため、素子分離領域３
９には、電荷が蓄積されることは発生しない。この結
果、素子分離領域３９の窒化シリコン膜２１内部、およ
び窒化シリコン膜２１とトップ酸化膜２３との界面に蓄
積された電荷によって、素子領域３７の間にリーク電流
が流れるということは発生しない。
【００２２】さらに素子分離領域３９に、電荷が蓄積さ
れることはないので、寄生ＭＯＳトランジスタのしきい
値電圧の低下は発生しない。したがって、半導体不揮発
性記憶装置の信頼性が劣化するということは発生しな
い。
れることはないので、寄生ＭＯＳトランジスタのしきい
値電圧の低下は発生しない。したがって、半導体不揮発
性記憶装置の信頼性が劣化するということは発生しな
い。
【００２３】つぎにこの図５に示す半導体不揮発性記憶
装置を形成するための製造方法を、図１から図４の断面
図を用いて説明する。
装置を形成するための製造方法を、図１から図４の断面
図を用いて説明する。
【００２４】まず図１に示すように、導電型がＰ型の半
導体基板１１を酸化処理して、酸化シリコン膜からなる
パッド酸化膜（図示せず）を２０ｎｍの膜厚で形成す
る。
導体基板１１を酸化処理して、酸化シリコン膜からなる
パッド酸化膜（図示せず）を２０ｎｍの膜厚で形成す
る。
【００２５】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が５０ｎｍの窒化シリコン
膜からなる耐酸化膜（図示せず）を形成する。
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が５０ｎｍの窒化シリコン
膜からなる耐酸化膜（図示せず）を形成する。
【００２６】その後、耐酸化膜上に感光性樹脂（図示せ
ず）を回転塗布法により全面に形成し、所定のフォトマ
スクを用いて露光、現像処理を行い、素子領域３７上に
感光性樹脂を形成するように、パターニングする。
ず）を回転塗布法により全面に形成し、所定のフォトマ
スクを用いて露光、現像処理を行い、素子領域３７上に
感光性樹脂を形成するように、パターニングする。
【００２７】その後、感光性樹脂をエッチングマスクに
用いて、窒化シリコン膜からなる耐酸化膜をパターニン
グする。
用いて、窒化シリコン膜からなる耐酸化膜をパターニン
グする。
【００２８】この耐酸化膜のエッチングは、反応性イオ
ンエッチング装置を用いて、エッチングガスとして六フ
ッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と三フッ化メ
タン（ＣＨＦ3 ）との混合ガスを用いて行う。その後、
エッチングマスクに用いた感光性樹脂を除去する。
ンエッチング装置を用いて、エッチングガスとして六フ
ッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と三フッ化メ
タン（ＣＨＦ3 ）との混合ガスを用いて行う。その後、
エッチングマスクに用いた感光性樹脂を除去する。
【００２９】その後、この耐酸化膜を酸化防止膜に用い
る選択酸化処理を行うことにより、素子領域３７の周囲
の素子分離領域３９に素子分離絶縁膜１３を７００ｎｍ
の膜厚で形成する。
る選択酸化処理を行うことにより、素子領域３７の周囲
の素子分離領域３９に素子分離絶縁膜１３を７００ｎｍ
の膜厚で形成する。
【００３０】この素子分離絶縁膜１３を形成する選択酸
化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃、時間１６０分の条件で行う。
化処理条件は、水蒸気酸化雰囲気中で、温度１０００
℃、時間１６０分の条件で行う。
【００３１】その後、選択酸化処理の酸化防止膜に用い
た耐酸化膜を加熱したリン酸を用いて除去し、パッド酸
化膜もフッ酸系のエッチング液を用いて除去する。
た耐酸化膜を加熱したリン酸を用いて除去し、パッド酸
化膜もフッ酸系のエッチング液を用いて除去する。
【００３２】その後、半導体基板１１上にＭＯＳゲート
絶縁膜１５を膜厚３０ｎｍ程度形成する。
絶縁膜１５を膜厚３０ｎｍ程度形成する。
【００３３】このＭＯＳゲート絶縁膜１５の形成条件
は、酸素と窒素との混合ガス雰囲気中で、温度１０００
℃、時間６０分の条件で行う。
は、酸素と窒素との混合ガス雰囲気中で、温度１０００
℃、時間６０分の条件で行う。
【００３４】その後、回転塗布法により全面に感光性樹
脂１７を形成し、所定のフォトマスクを用いて露光、現
像処理を行い、ＭＯＳトランジスタの形成領域を含む領
域に感光性樹脂１７を形成するように、パターニングす
る。
脂１７を形成し、所定のフォトマスクを用いて露光、現
像処理を行い、ＭＯＳトランジスタの形成領域を含む領
域に感光性樹脂１７を形成するように、パターニングす
る。
【００３５】つぎに図２に示すように、感光性樹脂１７
をエッチングマスクに用いてＭＯＳゲート絶縁膜１５を
パターニングする。
をエッチングマスクに用いてＭＯＳゲート絶縁膜１５を
パターニングする。
【００３６】このＭＯＳゲート絶縁膜１５のエッチング
は、反応性イオンエッチング装置を用いて、そしてエッ
チングガスとして三フッ化メタン（ＣＨＦ3 ）と四フッ
化炭素（ＣＦ4 ）との混合ガスを用いて行う。
は、反応性イオンエッチング装置を用いて、そしてエッ
チングガスとして三フッ化メタン（ＣＨＦ3 ）と四フッ
化炭素（ＣＦ4 ）との混合ガスを用いて行う。
【００３７】その後、ＭＯＳゲート絶縁膜１５のパター
ニングのためのエッチングマスクとして用いた感光性樹
脂１７を除去する。
ニングのためのエッチングマスクとして用いた感光性樹
脂１７を除去する。
【００３８】その後、半導体基板１１を酸化処理して、
酸化シリコン膜からなるトンネル酸化膜１９を２ｎｍの
膜厚で形成する。
酸化シリコン膜からなるトンネル酸化膜１９を２ｎｍの
膜厚で形成する。
【００３９】このトンネル酸化膜１９の形成は、酸素と
窒素との混合ガス雰囲気中で、温度９００℃で、時間３
０分の酸化処理を行うことで形成する。
窒素との混合ガス雰囲気中で、温度９００℃で、時間３
０分の酸化処理を行うことで形成する。
【００４０】トンネル酸化膜１９を形成するための酸化
処理工程において、酸化剤がＭＯＳゲート絶縁膜１５中
を拡散して半導体基板１１に到達することによって、半
導体基板１１も酸化されるが、ＭＯＳゲート絶縁膜１５
の膜厚の増加は０．５ｎｍ以下とごくわずかである。
処理工程において、酸化剤がＭＯＳゲート絶縁膜１５中
を拡散して半導体基板１１に到達することによって、半
導体基板１１も酸化されるが、ＭＯＳゲート絶縁膜１５
の膜厚の増加は０．５ｎｍ以下とごくわずかである。
【００４１】その後、ジクロルシラン（ＳｉＨ2 Ｃｌ
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１１ｎｍの窒化シリコン
膜２１を形成する。
2 ）とアンモニア（ＮＨ3 ）とを反応ガスとして用いる
化学気相成長法により、膜厚が１１ｎｍの窒化シリコン
膜２１を形成する。
【００４２】その後、酸化処理を行って窒化シリコン膜
２１上に酸化シリコン膜からなるトップ酸化膜２３を膜
厚５ｎｍ形成する。このトップ酸化膜２３を窒化シリコ
ン膜２１上に形成することによって、窒化シリコン膜２
１の膜厚は減少し、当初の膜厚１１ｎｍから８ｎｍにな
る。この結果、トンネル酸化膜１９と窒化シリコン膜２
１とトップ酸化膜２３とからなるメモリゲート絶縁膜２
５を形成する。
２１上に酸化シリコン膜からなるトップ酸化膜２３を膜
厚５ｎｍ形成する。このトップ酸化膜２３を窒化シリコ
ン膜２１上に形成することによって、窒化シリコン膜２
１の膜厚は減少し、当初の膜厚１１ｎｍから８ｎｍにな
る。この結果、トンネル酸化膜１９と窒化シリコン膜２
１とトップ酸化膜２３とからなるメモリゲート絶縁膜２
５を形成する。
【００４３】その後、回転塗布法により全面に感光性樹
脂１７を形成し、所定のフォトマスクを用いて露光、現
像処理を行い、メモリトランジスタの形成領域を含む領
域に感光性樹脂１７を形成するように、パターニングす
る。このとき図５に示す切断領域４１に相当する領域の
感光性樹脂１７は、開口する。
脂１７を形成し、所定のフォトマスクを用いて露光、現
像処理を行い、メモリトランジスタの形成領域を含む領
域に感光性樹脂１７を形成するように、パターニングす
る。このとき図５に示す切断領域４１に相当する領域の
感光性樹脂１７は、開口する。
【００４４】つぎに図３に示すように、感光性樹脂１７
をエッチングマスクに用いて、トップ酸化膜２３と窒化
シリコン膜２１とをパターニングする。
をエッチングマスクに用いて、トップ酸化膜２３と窒化
シリコン膜２１とをパターニングする。
【００４５】トップ酸化膜２３のエッチングは、フッ酸
系のエッチング液を用いるウエットエッチングにより行
う。
系のエッチング液を用いるウエットエッチングにより行
う。
【００４６】この窒化シリコン膜２１のエッチングは、
反応性イオンエッチング装置を用いて、エッチングガス
として六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と
三フッ化メタン（ＣＨＦ3 ）との混合ガスを用いて行
う。この結果、図５の平面図に示すように、メモリゲー
ト絶縁膜２５を構成するトップ酸化膜２３と窒化シリコ
ン膜２１とは、素子分離領域３９上からはエッチング除
去され、切断領域４１を形成することができる。
反応性イオンエッチング装置を用いて、エッチングガス
として六フッ化イオウ（ＳＦ6 ）とヘリウム（Ｈｅ）と
三フッ化メタン（ＣＨＦ3 ）との混合ガスを用いて行
う。この結果、図５の平面図に示すように、メモリゲー
ト絶縁膜２５を構成するトップ酸化膜２３と窒化シリコ
ン膜２１とは、素子分離領域３９上からはエッチング除
去され、切断領域４１を形成することができる。
【００４７】その後、窒化シリコン膜２１とトップ酸化
膜２３とのパターニングのためのエッチングマスクとし
て用いた感光性樹脂１７を除去する。この結果、ＭＯＳ
トランジスタの形成領域を含む領域にＭＯＳゲート絶縁
膜１５と、メモリトランジスタの形成領域を含む領域に
トンネル酸化膜１９と窒化シリコン膜２１とトップ酸化
膜２３とからなるメモリゲート絶縁膜２５とを形成する
ことができる。
膜２３とのパターニングのためのエッチングマスクとし
て用いた感光性樹脂１７を除去する。この結果、ＭＯＳ
トランジスタの形成領域を含む領域にＭＯＳゲート絶縁
膜１５と、メモリトランジスタの形成領域を含む領域に
トンネル酸化膜１９と窒化シリコン膜２１とトップ酸化
膜２３とからなるメモリゲート絶縁膜２５とを形成する
ことができる。
【００４８】その後、反応ガスとしてモノシラン（Ｓｉ
Ｈ4 ）を用いる化学気相成長法により、膜厚が４００ｎ
ｍの多結晶シリコン膜からなるゲート電極材料２７を全
面に形成する。
Ｈ4 ）を用いる化学気相成長法により、膜厚が４００ｎ
ｍの多結晶シリコン膜からなるゲート電極材料２７を全
面に形成する。
【００４９】その後、全面に感光性樹脂１７を回転塗布
法により形成し、所定のフォトマスクを用いて露光、現
像処理を行い感光性樹脂１７をメモリトランジスタとＭ
ＯＳトランジスタとの形成領域に形成するようにパター
ニングする。
法により形成し、所定のフォトマスクを用いて露光、現
像処理を行い感光性樹脂１７をメモリトランジスタとＭ
ＯＳトランジスタとの形成領域に形成するようにパター
ニングする。
【００５０】つぎに図４に示すように、感光性樹脂１７
をエッチングマスクに用いて、ゲート電極材料２７をパ
ターニングして、ゲート電極２９を形成する。
をエッチングマスクに用いて、ゲート電極材料２７をパ
ターニングして、ゲート電極２９を形成する。
【００５１】このゲート電極２９のエッチングは、反応
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガ
スを用いて行う。
性イオンエッチング装置を用いて、エッチングガスとし
て六フッ化イオウ（ＳＦ6 ）と酸素（Ｏ2 ）との混合ガ
スを用いて行う。
【００５２】つぎにゲート電極２９のパターニングのた
めのエッチングマスクとして用いた感光性樹脂１７を除
去する。
めのエッチングマスクとして用いた感光性樹脂１７を除
去する。
【００５３】その後、ゲート電極２９の整合した領域の
半導体基板１１に、この半導体基板１１と逆導電型の不
純物である砒素を導入して、ソース領域とドレイン領域
となる高濃度領域３１を形成する。
半導体基板１１に、この半導体基板１１と逆導電型の不
純物である砒素を導入して、ソース領域とドレイン領域
となる高濃度領域３１を形成する。
【００５４】高濃度領域３１を形成するための砒素のイ
オン注入量は、３×１０15ｃｍ-2程度の条件で行う。
オン注入量は、３×１０15ｃｍ-2程度の条件で行う。
【００５５】この結果、メモリトランジスタ３３に隣接
してＭＯＳトランジスタ３５を有する半導体不揮発性記
憶装置を形成することができる。
してＭＯＳトランジスタ３５を有する半導体不揮発性記
憶装置を形成することができる。
【００５６】その後の工程は図示しないが、リンとボロ
ンとを含む酸化シリコン膜からなる層間絶縁膜を化学気
相成長法により形成し、さらに感光性樹脂をエッチング
マスクに用いて層間絶縁膜にコンタクトホールを形成
し、さらにシリコンと銅とを含むアルミニウムからなる
配線材料をスパッタリング法により形成し、感光性樹脂
をエッチングマスクに用いて配線材料をパターニングし
て配線を形成して、半導体不揮発性記憶装置を得ること
ができる。
ンとを含む酸化シリコン膜からなる層間絶縁膜を化学気
相成長法により形成し、さらに感光性樹脂をエッチング
マスクに用いて層間絶縁膜にコンタクトホールを形成
し、さらにシリコンと銅とを含むアルミニウムからなる
配線材料をスパッタリング法により形成し、感光性樹脂
をエッチングマスクに用いて配線材料をパターニングし
て配線を形成して、半導体不揮発性記憶装置を得ること
ができる。
【００５７】
【発明の効果】以上の説明で明らかなように、本発明の
半導体不揮発性記憶装置の構造と製造方法とにおいて
は、素子分離領域に切断領域を設けている。このためゲ
ート電極に電圧が印加されても、素子分離領域は窒化シ
リコン膜が形成されていないために、素子分離領域には
電荷が蓄積されることは発生しない。この結果、素子分
離領域に蓄積された電荷によって、素子領域と素子領域
との間にリーク電流が流れるということは発生しない。
半導体不揮発性記憶装置の構造と製造方法とにおいて
は、素子分離領域に切断領域を設けている。このためゲ
ート電極に電圧が印加されても、素子分離領域は窒化シ
リコン膜が形成されていないために、素子分離領域には
電荷が蓄積されることは発生しない。この結果、素子分
離領域に蓄積された電荷によって、素子領域と素子領域
との間にリーク電流が流れるということは発生しない。
【図１】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図２】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図３】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図４】本発明の実施例における半導体不揮発性記憶装
置の製造方法を示す断面図である。
置の製造方法を示す断面図である。
【図５】本発明の実施例における半導体不揮発性記憶装
置の構造と製造方法とを示す平面図である。
置の構造と製造方法とを示す平面図である。
【図６】従来例における半導体不揮発性記憶装置の構造
と製造方法とを示す断面図である。
と製造方法とを示す断面図である。
【図７】従来例における半導体不揮発性記憶装置の構造
と製造方法とを示す平面図である。
と製造方法とを示す平面図である。
１３ 素子分離絶縁膜 １５ ＭＯＳゲート絶縁膜 １９ トンネル酸化膜 ２１ 窒化シリコン膜 ２３ トップ酸化膜 ２５ メモリゲート絶縁膜 ２９ ゲート電極 ３７ 素子領域 ３９ 素子分離領域 ４１ 切断領域
Claims (2)
- 【請求項１】 半導体基板に設ける素子領域の周囲の素
子分離領域に設ける素子分離絶縁膜と、半導体基板に設
けるトンネル酸化膜と窒化シリコン膜とトップ酸化膜と
からなるメモリゲート絶縁膜と、メモリゲート絶縁膜に
隣接して設けるＭＯＳゲート絶縁膜と、メモリゲート絶
縁膜とＭＯＳゲート絶縁膜との上に設けるゲート電極
と、ゲート電極の整合した領域に設ける高濃度領域とを
備え、メモリゲート絶縁膜は素子分離絶縁膜上に窒化シ
リコン膜とトップ酸化膜との非形成領域である切断領域
とを設けることを特徴とする半導体不揮発性記憶装置。 - 【請求項２】 半導体基板の素子領域に形成した耐酸化
膜を酸化防止膜として用いる選択酸化により素子分離領
域に素子分離絶縁膜を形成し、ＭＯＳゲート絶縁膜を形
成し、ＭＯＳゲート絶縁膜上に感光性樹脂を形成する工
程と、感光性樹脂をエッチングマスクに用いてＭＯＳゲ
ート絶縁膜をパターニングしてＭＯＳトランジスタの形
成領域を含む領域にＭＯＳゲート絶縁膜を形成し、さら
にトンネル酸化膜と窒化シリコン膜とトップ酸化膜とか
らなるメモリゲート絶縁膜を形成し、トップ酸化膜上に
感光性樹脂を形成する工程と、感光性樹脂をエッチング
マスクに用いてトップ酸化膜と窒化シリコン膜とをパタ
ーニングしてメモリトランジスタの形成領域を含む領域
にトップ酸化膜と窒化シリコン膜とを形成すると同時に
切断領域を形成し、ゲート電極材料を全面に形成し、ゲ
ート電極材料上に感光性樹脂を形成する工程と、感光性
樹脂をエッチングマスクに用いてゲート電極材料をパタ
ーニングしてゲート電極を形成し、ゲート電極に整合し
た領域の半導体基板に不純物を導入して高濃度領域を形
成する工程とを有することを特徴とする半導体不揮発性
記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17478293A JPH0778893A (ja) | 1993-06-22 | 1993-06-22 | 半導体不揮発性記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17478293A JPH0778893A (ja) | 1993-06-22 | 1993-06-22 | 半導体不揮発性記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778893A true JPH0778893A (ja) | 1995-03-20 |
Family
ID=15984579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17478293A Pending JPH0778893A (ja) | 1993-06-22 | 1993-06-22 | 半導体不揮発性記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778893A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015051A (ja) * | 2002-06-04 | 2004-01-15 | Samsung Electronics Co Ltd | 不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法 |
-
1993
- 1993-06-22 JP JP17478293A patent/JPH0778893A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015051A (ja) * | 2002-06-04 | 2004-01-15 | Samsung Electronics Co Ltd | 不揮発性メモリセル、メモリ素子、及び不揮発性メモリセルの製造方法 |
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