JP2000514946A

JP2000514946A - 非対称電荷トラッピングを利用する不揮発性半導体メモリセル

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Publication number: JP2000514946A
Application number: JP10506749A
Authority: JP
Inventors: エイタン，ボアズ
Original assignee: サイフン・セミコンダクターズ・リミテッド
Priority date: 1996-07-23
Filing date: 1997-06-24
Publication date: 2000-11-07
Also published as: AU3188397A; EP0914658A1; US5768192A; EP0914658A4; TW359041B; WO1998003977A1; KR20000065239A; KR100433994B1

Abstract

(57)【要約】２層の二酸化シリコン層（１８、２０）に挟まれたトラッピング誘電層（２０）を有するプログラム可能な読出専用メモリ（ＥＰＲＯＭ）のプログラミングおよび読出の新規な装置および方法が開示され、これは従来のＰＲＯＭ装置のプログラミング時間を大きく減少させる。トラッピング誘電材料の例は、酸化シリコン・窒化シリコン・酸化シリコン（ＯＮＯ）および埋め込まれたポリシリコンの島を備える二酸化シリコンである。非導電性誘電層は電気的電荷トラッピング媒体として機能する。この電荷トラッピング層は電気絶縁体として作用する２層の二酸化シリコン層の間に挟まれている。導電ゲート層（２４）は上方の二酸化シリコン層（２２）の上に位置する。メモリ装置（１０）は従来の方法でプログラムされる。この装置は、しかしながら、書込まれたのと逆方向に読出され、これはドレインが接地している間電圧がゲート（２４）とソース（１４）とに印加されることを意味する。印加された同じゲート電圧にとって、逆方向での読出はトラップされた電荷領域にわたる電位を大きく減少する。

Description

【発明の詳細な説明】非対称電荷トラッピングを利用する不揮発性半導体メモリセル発明の分野この発明は、広義には半導体メモリ装置に関し、より具体的にはゲート内に電荷トラッピング誘電材料を有するプログラム可能な読出専用メモリ（ＰＲＯＭ）セルに関する。発明の背景情報の不揮発性記憶のためのメモリ装置は、現在広く使用されており、無数のアプリケーション中で使用されている。不揮発性半導体メモリの例をいくつか挙げると、読出専用メモリ（ＲＯＭ）、ＰＲＯＭ、消去可能でプログラム可能な読出専用メモリ（ＥＰＲＯＭ）、電気的に消去可能でプログラム可能な読出専用メモリ（ＥＥＰＲＯＭ）、およびフラッシュＥＥＰＲＯＭが含まれる。半導体ＲＯＭ装置は、しかしながら、電気的にプログラム可能なメモリ装置でないという欠点を持つ。ＲＯＭのプログラミングは、記憶されるべきデータを含む特別なマスクを使用して、製造の一工程の間で生じる。したがって、ＲＯＭの内容物はすべて製造の前に決定されなければならない。さらに、ＲＯＭ装置は製造中にプログラムされるので、完成品が入手可能になる前の時間の遅れは６週間以上になり得る。しかしながら、データ記憶にＲＯＭを使用する利点は、単価コストが低いことである。しかしながら、欠点は、データが一旦マスクされると変更不可能であることである。データプログラミングにおける誤りが発見されると、それらは典型的には修正するのに非常にコストが高い。誤ったデータプログラミングを有する在庫はどれも即時にすたれ、おそらく使用不可能である。その上、さらなる時間の遅れが発生する。というのは、まず新しいマスクが初めから生成されなければならず、すべての製造処理が繰返されなければならないからである。さらに、ＲＯＭメモリの使用におけるコストの節約は、大量のＲＯＭが製造されるときのみ存在する。ＥＰＲＯＭ半導体装置に移行することにより、データをプログラムするマスクの必要性はなくなるが、処理の複雑さは著しく増大する。さらに、ダイの大きさはプログラミング回路の追加によってより大きくなり、これらのタイプのメモリ装置の製造にはより多くの処理およびテスト工程が伴う。ＥＰＲＯＭの利点は電気的にプログラムされることであるが、消去するときは、ＥＰＲＯＭは紫外線（ＵＶ）光をあてることを必要とする。これらの装置は、消去の際にダイが光にあたることができるようにＵＶ光透過性の窓を備えて構築され、これは装置がプログラムされ得る前に実行されなければならない。これらの装置の主な欠点は電気的に消去する能力に欠けていることである。多くの回路設計において、消去および再プログラムのために装置を取外す必要なしに、回路内で消去および再プログラムが可能である不揮発性メモリ装置を有することが所望される。半導体ＰＲＯＭ装置はさらに、ＲＯＭに比べてより複雑な処理およびテストの工程を伴うが、電気的プログラミングおよび消去という利点を有する。回路内でＰＲＯＭ装置を使用することにより、装置の回路内での消去および再プログラムが可能になる。この芸当は従来のＥＰＲＯＭメモリには不可能である。フラッシュＥＥＰＲＯＭは、電気的にプログラム（すなわち書込）され、かつ消去されることが可能であるメモリセルを有するＥＥＰＲＯＭと類似しているが、すべてのメモリセルを一度に消去するというさらなる能力を備えており、よってこれはフラッシュＥＥＰＲＯＭと称される。フラッシュＥＥＰＲＯＭの欠点は、製造および提供が非常に難しく高価であることである。ＥＥＰＲＯＭ半導体メモリの使用が広がったことにより、現在の技術を改良することに焦点を当てた研究が大きいに奨励されるようになってきた。活発な研究分野では、より短いプログラミング時間、プログラミングおよび読出により低い電圧を利用すること、より長いデータ保持時間、より短い消去時間、およびより小さい物理的寸法などのような改良された性能特徴を有するＥＥＰＲＯＭメモリセルの発達に焦点を当てている。以下の従来技術の引用はこの分野に関連する。ミッチェル他（Mitchell et al.）に発行された米国特許第５，１６８，３３４号は、単一トランジスタＥＥＰＲＯＭメモリセルを教示する。酸化物・窒化物・酸化物の層がチャネル領域の上方およびビット線の間に形成され、上にあるポリシリコンのワード線の間を分離している。窒化物層は、メモリセルのプログラミングのための、電荷保持機構を提供する。単一トランジスタＯＮＯＥＥＰＲＯＭ装置は、Ｔ．Ｙ．チャン、Ｋ．Ｋ．ヤング、およびチェンミンフー（T.Y．Chan，K.K．Young and Chenming Hu）による、「真の単一トランジスタ酸化物・窒化物・酸化物ＥＥＰＲＯＭ装置」（Ａ True Single-Transistor Oxide-Nitride-Oxide EEPROM Device）と題された、ＩＥＥＥ電子装置通信（IEEE Electron Device Letters)（１９８７年３月）の技術文献の中で開示されている。このメモリセルは熱電子注入によってプログラムされ、注入された電荷はこの装置の酸化物・窒化物・酸化物（ＯＮＯ）層の中に記憶される。発明の概要したがって、この発明の目的は、従来技術装置の欠点を克服する半導体メモリ装置を提供することである。この発明の別の目的は、トラッピング誘電体内のトラップした電荷の効果を増幅することによって従来技術の半導体メモリ装置よりも著しく短い時間でプログラムが可能な半導体メモリ装置を提供することである。この発明のさらに別の目的は、プログラムされると、読出サイクルの間従来技術の半導体メモリ装置よりはるかに少ない漏洩電流を示す半導体メモリ装置を提供することである。この発明のさらに別の目的は、フローティングゲートを使用することなくゲート誘電体内の電荷をトラップするために熱電子チャネル注入を用いることによってプログラムされる半導体メモリ装置を提供することである。この発明は、従来のＰＲＯＭ装置のプログラミング時間を大いに減少する２層の二酸化シリコン層の間に挟まれたトラッピング誘電体を有するプログラム可能な読出専用メモリ（ＰＲＯＭ）をプログラムおよび読出するための装置と方法とを開示する。トラッピング誘電体の例は、酸化シリコン・窒化シリコン・酸化シリコン（ＯＮＯ）および埋め込まれたポリシリコンの島を備える二酸化シリコンである。非導電性誘電層は、電気的電荷トラッピング媒体として機能する。この電荷トラッピング層は、電気絶縁体の役割をする２層の二酸化シリコンの間に挟まれている。導電ゲート層は上部二酸化シリコン層の上に位置する。メモリ装置は従来の方法で、熱電子プログラミングを使用し、ソースが接地している間、プログラミング電圧をゲートおよびドレインに印加することによってプログラムされる。熱電子は、ドレインの近くのトラッピング誘電層の領域に注入されるように十分に加速される。この装置は、しかしながら、書込と反対方向に読出され、これは、ドレインが接地している間電圧がゲートおよびソースに印加されることを意味する。印加されたゲート電圧が同じである場合、逆方向の読出はトラップされた電荷領域にかかる電位を大いに減少する。このことは、局所的に配置されたトラッピング領域内にトラップされた電荷の効果を増幅することによってもっと短いプログラミング時間を可能にする。したがってこの発明の好ましい実施例に従って、以下のようなプログラム可能な読出専用メモリ（ＰＲＯＭ）装置が提供される。すなわち半導体基板と、ソースとを含み、ソースは導電性になるようにドープされた半導体基板の領域を含み、ＰＲＯＭ装置はさらに、ドレインを含み、ドレインは、導電性になるようにドープされた半導体基板の領域を含み、ＰＲＯＭ装置はさらに、チャネル領域と定義されたソースとドレインとの間に位置する半導体基板の一部の上にありさらにそれを覆う第１の絶縁層と、第１の絶縁層上に形成され、その上にある非導電性電荷トラッピング層と、非導電性電荷トラッピング層上に形成されその上にある第２の絶縁層と、ゲートとを含み、ゲートは第２の絶縁層上に形成されその上にある導電層を含み、メモリ装置はプログラムされたのと反対方向に読出される。さらに、読出中にゲートに印加される電圧の下限は、十分な反転が生じ、それによって非プログラム状態が検知され得る電圧であり、読出中にゲートに印加される電圧の上限は、半導体基板内のソースおよびドレインの間に形成されたチャネル内の、プログラミング中に形成されたトラップされた電荷の領域にかかる電圧が、読出中にソースに印加された電圧のすぐ下になるような電圧である。さらに、プログラミングは、ドレインおよびゲートにプログラミング電圧を印加するステップと、ソースを接地するステップと、結果として生じるチャネル電流を測定するステップとを含み、ここで読出は、ソースおよびゲートに読出電圧を印加するステップと、ドレインを接地するステップと、結果として生じるチャネル電流を測定するステップとを含む。第１および第２の絶縁層は二酸化シリコンを含み、電荷トラッピング層は窒化シリコンを含む。これに代えて、電荷トラッピング層は埋め込まれたポリシリコンの島を備える二酸化シリコンを含む。半導体基板はＰ型半導体材料を含み、ソースおよびドレインはＮ＋半導体材料を含む。この発明の好ましい実施例に従って、以下のようなプログラム可能な読出専用メモリ（ＰＲＯＭ）装置がさらに提供される。すなわち半導体基板と、ソースとを含み、ソースは、導電性になるようにドープされた半導体基板の領域を含み、ＰＲＯＭ装置はさらに、ドレインを含み、ドレインは、導電性になるようにドープされた半導体基板の領域を含み、ＰＲＯＭ装置はさらに、半導体基板内でソースとドレインとの間のスペースに形成されたチャネルと、チャネル領域と定義されるソースとドレインとの間に位置する半導体基板の一部の上にありさらにそれを覆う第１の絶縁層と、第１の絶縁層上に形成されその上にある非導電性荷電トラッピング層と、非導電性荷電トラッピング層上に形成されその上にある第２の絶縁層と、ゲートとを含み、ゲートは、第２の絶縁層上に形成されその上にある導電層を含み、ここでメモリ装置は、プログラムされたのと反対方向に読出される。さらに、読出中にゲートに印加される電圧の下限は、十分な反転が生じ、それによって非プログラム状態が検出され得る電圧であり、読出中にゲートに印加される電圧の上限は、チャネル内の、プログラミング中に形成されたトラップされた電荷の領域にかかる電圧が、読出中にソースに印加された電圧のすぐ下になるような電圧である。さらに、プログラミングは、ドレインおよびゲートにプログラミング電圧を印加するステップと、ソースを接地するステップと、結果として生じるチャネル電流を測定するステップとを含み、ここで読出は、ソースおよびゲートに読出電圧を印加するステップと、ドレインを接地するステップと、結果として生じるチャネル電流を測定するステップとを含む。さらに、この発明の好ましい実施例に従って、以下のようなプログラム可能な読出専用メモリ（ＰＲＯＭ）セルのプログラミングおよび読出の方法が提供される。すなわちＰＲＯＭセルは、ソースとドレインとゲートとを有し、ゲート内の第１および第２の二酸化シリコン層の間に挟まれた電荷トラッピング材料を利用し、その方法は、順方向にプログラムするステップを含み、このステップは、電気的電荷を熱電子注入を利用してゲート内の荷電トラッピング材料に電気的電荷が電荷トラッピング材料内に非対称的にトラップされるのに十分な持続時間注入するステップを含み、電気的電荷は、ＰＲＯＭセルがプログラムされたのと逆方向に読まれるとき、ゲートのしきい値電圧が予め定められたレベルに達するまで注入され、非対称電荷注入は適切なプログラミング電圧をドレインおよびゲートに印加し、ソースを接地することによって生じ、前記方法はさらに、逆方向に読出すステップを含み、このステップは、ソースおよびゲートに適切な読出電圧を印加するステップと、ドレインを接地するステップと、ＰＲＯＭセルを通ってソースからドレインへと流れる電流を検知するステップとを含む。逆方向の読出中にゲートに印加された電圧の下限は、十分な反転が生じ、それによって非プログラム状態が検知され得る電圧であり、逆方向の読出中にゲートに印加された電圧の上限は、半導体基板内のソースおよびドレインの間で形成されるチャネル内のプログラミング中に形成されたトラップされた電荷の領域にかかる電圧が、逆方向の読出中にソースに印加された電圧のすぐ下である電圧である。さらに、この発明の好ましい実施例に従って以下のようなプログラム可能な読出専用メモリ（ＰＲＯＭ）セルのプログラミングおよび読出の方法が提供される。すなわちＰＲＯＭセルは、半導体基板と、しきい値電圧と、第１の接合と、第２の接合と、ゲートとを有し、ゲート内の第１および第２の二酸化シリコン層の間に挟まれた電荷トラッピング材料を利用し、この方法は、順方向にプログラムするステップを含み、このステップは、ゲートに第１のプログラミング電圧を印加するステップと、第２の接合に第２のプログラミング電圧を印加するステップと、第１の接合を接地と結合させるステップと、電気的電荷を、熱電子注入を利用してゲート内の荷電トラッピング材料に電気的電荷が、第２の接合に近接して電荷トラッピング層内で非対称的にトラップされるのに十分な持続時間注入し、ＰＲＯＭセルがプログラムされたのと逆方向に読出されるとき、電気的電荷を、ゲートのしきい値電圧が予め定められたレベルに達するまで電荷トラッピング材料に注入するステップとを含み、前記方法はさらに、逆方向に読出すステップを含み、これは、ゲートに第１の読出電圧を印加するステップと、第１の接合に第２の読出電圧を印加するステップと、第２の接合を接地と結合させるステップと、ＰＲＯＭセルを通ってソースからドレインへ流れる電流を検知するステップとを含み、第１の読出電圧の下限は、十分な反転が生じ、それによって非プログラム状態が検知され得る電圧であって、第１の読出電圧の上限は、半導体基板内のソースとドレインとの間で形成されるチャネル内の、プログラミング中に形成されたトラップされた電荷の領域にかかる電圧が第２の読出電圧のすぐ下である電圧である。さらに、この発明の好ましい実施例に従って以下のようなプログラム可能な読出専用メモリ（ＰＲＯＭ）セルのプログラミングおよび読出の方法が提供される。すなわちＰＲＯＭセルは、半導体基板と、ソースと、ドレインと、ゲートとを有し、ゲート内の第１および第２の二酸化シリコン層の間に挟まれた電荷トラッピング材料を利用し、前記方法は、第１の方向にプログラムするステップと、第１の方向と逆の第２の方向に読出すステップとを含む。図面の簡単な説明この発明は、例示のためだけに、添付の図面を参照してここに説明される。図１は、酸化物・窒化物・酸化物（ＯＮＯ）をゲート誘電体として用いる従来技術のＰＲＯＭセルの断面図である。図２は、ＯＮＯをゲート誘電体として用いるこの発明の好ましい実施例に従って構築されたＰＲＯＭセルの断面図である。図３は、この発明のＰＲＯＭセルのしきい値電圧を、順方向および逆方向に読出すプログラミング時間の関数として表わしたグラフである。図４は、埋め込まれたポリシリコンの島を備えるシリコンを多く含んだ二酸化シリコンを、ゲート誘電体として用いる、この発明の好ましい実施例に従って構築されたＰＲＯＭセルの断面図である。図５Ａは、ゲートの下の電荷トラッピングの領域を示す従来技術のＰＲＯＭセルの断面図である。図５Ｂは、ゲートの下の電荷トラッピングの領域を示すこの発明の好ましい実施例に従って構築されたＰＲＯＭセルの断面図である。図６は、逆方向に読出す間、トラップされた電荷の領域を通る漏洩電流を電荷トラッピングにかかる電圧の関数として表わすグラフである。図７は、逆方向に読出す間、トラップされた電荷の領域の隣にあるチャネルＶ_X 内の所与の電圧を維持するのに要するゲート電圧を表わすグラフである。図８Ａは、一定時間プログラムされた後の、ゲートの下の電荷トラッピングの領域を示す、従来技術のＰＲＯＭセルの断面図である。図８Ｂは、図８Ａに示されたセルと同じしきい値電圧を達成するのに十分な時間プログラムされた後の、ゲートの下の電荷トラッピングの領域を示す、この発明の好ましい実施例に従って構築されたＰＲＯＭセルの断面図である。発明の詳細な説明この発明は、現在の電荷トラッピング誘電体ＰＲＯＭメモリセルがどのように構築され、プログラムされ、および読出されるかを理解することによって最もよく理解され得る。したがって、従来技術のＯＮＯＥＥＰＲＯＭメモリセル、あるタイプのトラッピング誘電体ＰＲＯＭセル、およびそれらをプログラムし読出すために用いられる従来の方法を説明する、短い導入部を提示する。図１に示すのは、従来のＯＮＯＥＥＰＲＯＭメモリセルの断面図であって、これは、Ｔ．Ｙ．チャン、Ｋ．Ｋ．ヤング、およびチェンミンフー（T.Y．Chan，K.K.Young and Chenming Hu）による「真の単一トランジスタ酸化物・窒化物・酸化物ＥＥＰＲＯＭ装置」（A True Single-Transistor Oxide-Nitride-Oxide EEPROM Devi ce）と題された、ＩＥＥＥ電子装置通信（IEEE Electron Device Letters）（１９８７年３月）の技術文献に開示される。４１で総称するメモリセルは、Ｐ型シリコン基板３０と、２つのＮ＋接合３２、３４と、２つの酸化物層３６、４０の間に挟まれた非導電性窒化物層３８と、多結晶導電層４２とを含む。従来技術のメモリ装置のプログラミングここで、従来技術のメモリセル４１の動作を説明する。このセルをプログラムまたは書込するには、電圧がドレイン３４およびゲート４２に印加され、ソース３２が接地される。たとえば、１０Ｖがゲートに印加され、９Ｖがドレインに印加される。これらの電圧は、ソースからドレインのチャネルの長さに沿った垂直および横方向の電界を生じる。この電界は、電子をソースから引き離し、ドレインに向けて加速させ始める。チャネルの長さに沿って移動するに従って、電子はエネルギを獲得する。十分なエネルギを獲得すると、電子は酸化物層３６の電位障壁を飛び越え、窒化シリコン層３８の中に入り、トラップされる。この現象が起こる可能性はドレイン３４に隣接したゲートの領域内においてが一番大きい。なぜなら、電子が最大のエネルギを獲得するのは、ドレインの近くだからである。これらの加速された電子は熱電子と称され、一旦窒化物層に注入されると、トラップされてそこで蓄積されたままとなる。トラップされた電子は、窒化物層の低い導電性および横方向の電界のため、窒化物層にわたって広がることはできない。したがって、トラップされた電荷は、典型的にはドレインに近接して位置する集中したトラッピング領域内にとどまる。導電性のフローティングゲートを用いて構築されたメモリセル内で、ゲートの中に注入された電荷は、ゲート全体にわたって等しく分配される。ゲート全体のしきい値は、より多くの電荷がゲートの中に注入されるに従って増大し始める。しきい値電圧は、ゲート内に蓄積された電子が、ゲート電圧をチャネルから遮蔽するため、増大する。図１を参照すると、低導電性のまたは非導電性のゲートを備える装置において、熱電子の窒化シリコン層への注入は、集中したトラッピング領域内のみでゲートしきい値電圧の増大を引き起こす。これは、プログラミング時間が増大するに従ってチャネル全体のゲートしきい値電圧が上昇する、ＥＰＲＯＭおよびＥＥＰＲＯＭの導電性フローティングゲートメモリセルとは対照的である。導電性および非導電性の両方のゲートメモリセルの設計において、ゲートしきい値電圧の増大は、チャネルを通って流れる電流の減少を引き起こす。このことはプログラミング時間が長くなることによってプログラミングの効率を悪くする。しかしながら、非導電性メモリセルの設計における集中した電子トラッピングのおかげで、プログラミング時間が、導電性フローティングゲートメモリセルの設計におけるよりも減少される。導電性か、低導電性または非導電性かのいずれかのゲートを備えるＰＲＯＭメモリセルをプログラムする技術は、従来技術において公知であり、現在ＥＥＰＲＯＭおよびフラッシュＥＥＰＲＯＭメモリセルに用いられている。従来技術のメモリ装置の読出ここで、従来技術のＰＲＯＭメモリセルの読出の方法を説明する。従来技術の導電性フローティングゲートおよび非導電性の集中トラッピングゲートＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭメモリの両方を読出す従来技術は、読出電圧をゲートおよびドレインに印加しソースを接地することである。これはプログラミングの方法と類似しているが、異なる点は、読出中には、プログラミング中よりも、より低いレベルの電圧が印加されることである。フローティングゲートは導電性であるので、トラップされた電荷はフローティング導体全体にわたって均等に分配される。したがって、プログラムされた装置において、しきい値はチャネル全体で高く、読出の処理は対称になる。電圧がドレインに印加され、ソースが接地されようが、またその逆であろうが、差異はない。同様の処理が従来技術の非導電性集中ゲートＰＲＯＭ装置を読出すのに用いられる。プログラミングの処理は典型的に、書込とそれに続く読出とを含む。これは、すべてのＥＰＲＯＭおよびＥＥＰＲＯＭメモリ装置において言えることである。短いプログラミングパルスが装置に印加され、その結果読出が起こる。この読出は、ゲートしきい値電圧を効果的に測定するために実際に使用される。慣習によって、ゲートしきい値電圧は、ドレインおよびゲートに電圧を印加することによって測定され、このときゲートの電圧は、ドレインからソースへ流れるチャネル電流が測定される間、０から増加している。１μＡのチャネル電流を提供するゲート電圧は、しきい値電圧と称される。典型的には、プログラミングパルス（すなわち、書込パルス）には、読出サイクルが続き、ここで読出は、プログラミングパルスが印加されたのと同じ方向で実行される。これは対称プログラミングおよび読出と称される。プログラミングは、ゲートしきい値電圧が、特定の予め定められた点に達する（すなわち、チャネル電流が十分に低いレベルまで減少される）と、停止する。この点は、「０」ビットが「１」ビットと識別でき、さらに特定のデータ保持時間が達成されることを確実にするように選ばれる。この発明のメモリ装置１０で総称されるこの発明のＰＲＯＭメモリセルは、図２に示される。Ｐ型基板１２は、２つの埋め込まれたＮ＋接合を有し、一方はソース１４であり、他方はドレイン１６である。チャネルの上方には、二酸化シリコン１８の層があり、これは好ましくはおよそ８０から１００Åの間の厚みがあり、チャネルの上に電気的分離層を形成する。二酸化シリコン層１８の上には、好ましくはおよそ１００Åの厚みの窒化シリコン層２０がある。この窒化シリコン層は、メモリ保持層を形成し、このメモリ保持層は、熱電子が窒化物層に注入されるに従って熱電子をトラップする機能を果たす。別の二酸化シリコン層２２は、窒化シリコン層の上に形成され、好ましくはおよそ８０から１００Åの間の厚みを持つ。二酸化シリコン層２２は、二酸化シリコン層２２の上に形成された導電ゲート２４を電気的に分離する機能を果たす。ゲート２４を形成する層は、通常ポリシリコンとして公知である多結晶シリコンから構築され得る。この発明の要点は、ＰＲＯＭメモリセル１０がプログラムされかつ読出される方法である。対称的にプログラミングおよび読出を実行するのではなく、この発明のＰＲＯＭメモリセルは非対称的にプログラムされ読出される。これは、プログラミングと読出とが逆方向に起こることを意味する。図２で、「プログラム」および「読出」と記された矢印は、逆方向を指し、この非対称を表わす。したがって、プログラミングは、順方向と称されるもので実行され、読出は、反対方向または逆方向と称されるもので実行される。順方向でのプログラミング前述したように、ＰＲＯＭメモリセル１０は、図１の従来技術のＰＲＯＭメモリセルと同様にプログラムされる。電圧は、ゲートおよびドレインに印加されて垂直および横方向の電界を創り出し、この電界が電子をチャネルの長さに沿って加速させる。電子がチャネルに沿って移動するに従って、それらのうちいくつかは下の二酸化シリコン層１８の電位障壁を飛び越えるのに十分なエネルギを獲得し、窒化シリコン層２０の中でトラップされる。電子トラッピングは、図２に点線の円で示された、ドレインの近くの領域で起こる。電子がドレイン領域の近くでトラップされるのは、そこで電界が最も強く、したがって電子が十分にエネルギを与えられ、電位障壁を飛び越えて窒化物層内でトラップされる可能性が最も高いからである。トラップされた電荷の上のゲートの部分のしきい値電圧は、より多くの電子が窒化物層に注入されるに従って増大する。順方向での読出ＰＲＯＭメモリセル１０が、プログラミングと同じ方向で読出すという従来技術を用いて読出された場合、装置のプログラムに要する時間は大きく増大する。プログラミングと同じ方向で読出すことは、装置が同じ順方向でプログラムされおよび読出されることを意味する。読出の最中、プログラミング中よりも低いレベルを有する電圧がゲートおよびドレインに印加され、チャネル電流が検知される。装置がプログラムされる場合（すなわち「０」の場合）、チャネル電流は非常に低くなければならず、装置がプログラムされない場合（すなわち「１」の場合）、相当量のチャネル電流が生じなければならない。好ましくは、「０」状態と「１」状態との間のチャネル電流の差異は、「０」状態と「１」状態との間を区別するために最大とされるべきである。図３に表わされるのは、順方向に読出す場合のプログラミング時間（「順方向読出」と記された曲線）と、逆方向に読出す場合のプログラミング時間（「逆方向読出」と記された曲線）との関数として、ゲートしきい値電圧の上昇を表わすグラフである。図３のグラフから明らかであるのは、逆または反対方向の読出の場合、順方向の読出に対して、プログラミング時間が数段減少されることである。以下により詳細に述べるように、このプログラミング時間の劇的な減少は、メモリセル装置をプログラムしたのと逆方向に読出すことによってもたらされる、窒化物層へ注入されたトラップされた電荷の効果の増幅によるものである。窒化物以外の電荷トラッピング誘電材料もまた、非対称電荷トラッピング媒体としての使用に適切であり得る。このような材料の１つが埋め込まれたポリシリコンの島を備える二酸化シリコンである。ポリシリコンの島を備える二酸化シリコンは、ＯＮＯメモリセルの構築と同様の形式で、２層の酸化物の間に挟まれている。この発明の好ましい実施例に従って、埋め込まれたポリシリコンの島を備える、シリコンを多く含んだ二酸化シリコンをゲート誘電体として用いて構築されたＰＲＯＭセルの断面図が、図４に表わされる。Ｐ型基板６２は埋め込まれたＮ＋ソース５８およびドレイン６０領域を有する。埋め込まれたポリシリコンの島の層５４を備える二酸化シリコンは、２層の酸化物５２、５６の間に挟まれている。酸化物層５２を覆うものはポリシリコンゲート５０である。図４のメモリセルの動作は、プログラミングと読出が反対方向に起こるという図２のメモリセルの動作と類似している。上述したように、ＰＲＯＭメモリセルをプログラムするのに要する時間は、読出が、書込またはプログラムと同じ方向（すなわち順方向）で起こったときに大きく増大する。その理由をここで図５Ａおよび５Ｂの参照とともにより詳細に説明する。図５Ａは従来技術のＰＲＯＭセルの断面図であって、ゲート下の電荷トラッピングの領域を示し、図５Ｂはこの発明の好ましい実施例に従って構築されたＰＲＯＭセルの断面図であって、ゲート下の電荷トラッピングの領域を表わす。まず初めにプログラミング中に何が起こるかを説明する。さらに続いて、窒化物層の代わりに埋め込まれたポリシリコンの島を備えた二酸化シリコン層を備えた図４のメモリセルにもまた関連して説明する。プログラミング中、上述したように、熱電子は窒化物層へ注入される。窒化物が非導電体であるので、トラップされた電荷はドレインの近くの領域に集中して残る。トラップされた電荷の領域は図５Ａで、斜線で陰を付けた領域６６として示される。したがって、しきい値電圧は、ゲートの、トラップされた電荷の上の部分においてのみで、たとえばおよそ４Ｖまで上昇する。ゲートののこりの部分のしきい値電圧は、たとえば、およそ１Ｖでとどまる。ここで装置が従来の順方向で読出された場合（すなわち、電圧が図５Ａの矢印で示されたようにゲートおよびドレインに印加された場合）、電子はソースから離れ、ドレインの方向へ移動し始める。「０」をプログラムするためには、読出されるとき装置を通るチャネル電流はほとんどまたは全くあり得ない。したがって、電子の流れが停止し得るのは、チャネルの十分な部分がオフにされた場合のみである。チャネルが十分にオフにされないと、電子はドレインに達する。電子がドレインに達するかどうかは、特にトラップされた領域の長さによって決定される。メモリセルが十分に長い時間プログラムされると、最終的には、チャネルは順方向に読出された時に導電を停止する。トラップされたまたはプログラムされた領域が十分に長くなければ、電子はドレインを突き抜けてしまうおそれがある。装置が順方向に読出されると、ドレインおよびゲートにそれぞれ、たとえば２Ｖおよび３Ｖの電圧が印加され、ソースが接地される。完全な反転は、窒化物のトラップされた電荷を有していない領域の下のチャネルで起こる。垂直な電界は、チャネルの長さがトラップされた電荷の領域にまで及ぶチャネル内に存在する。反転領域では、電子は線状に反転領域の端まで移動する。これは図５Ａのチャネル領域でソースからトラップされた電荷の領域の端まで延びる線によって示されている。装置が反転している（すなわち、チャネルが導電状態にある）という事実によって、反転層内の電位は、ソースが接地しているので、接地電位に留められている。トラップされた電荷の近くのチャネル内の電圧はおよそ０である。したがって、トラップされた電荷の領域にわたる電圧は完全なドレイン電位の２Ｖに近い。たとえトラップされた領域にわたってパンチスルーがいくらかある場合でも、その結果生じるチャネル電流およびＩＲドロップは無視できるものであり、ドレイン電位の大部分がトラップされた電荷の領域にわたってなおも存在する。図２および５Ａのチャネルの下の斜線は、チャネル内の電子の数の減少をチャネル距離の関数として示す。トラップされた電荷の下のチャネル領域は高いしきい値電圧のためにオフになっている。しかしながら、図２の点線の円内の領域および図５Ａの領域６６は、装置が飽和状態であるため、空乏領域となっている（装置は、Ｖ_DS（ドレインからソースへの電圧）がＶ_DSAT（飽和電圧）より高い時、飽和状態となる）。ドレインの電圧のために、横方向の電界がこの領域に存在する。この横方向の電界の結果として、空乏領域の端に到着した電子はどれも掃引され、ドレインに引付けられる。前述したように、この現象はパンチスルーと呼ばれる。パンチスルーは、電界がドレインを通して電子を引くのに十分な強さがあれば、しきい値レベルにかかわらず起こる。パンチスルーが読出中に起こるのを防ぐために、従来技術のメモリ装置は、順方向の読出を採用しているので、より長いプログラミング時間を必要とする。メモリ装置のプログラミング時間が長くなればなるほど、より多くの電子が窒化物の中に注入され、これがチャネルのプログラムされた部分の長さを増大する。装置は、電子のパンチスルーをなくすために、十分な長さのトラップされた電荷領域を与える時間をかけてプログラムされなければならない。このことが起こると、横方向の電界はあまりにも弱いので、電子がドレインまで突き抜けることができない。反対または逆方向での読出しかしながら、ＰＲＯＭメモリセル１０が逆方向に読出されると、非常に異なった筋書きが存在する。逆方向に読出すということはプログラミング方向と反対の方向に読出すということを意味する。言換えれば、電圧はソースおよびゲートに印加され、ドレインは接地される。図５Ａの従来技術のメモリ装置と同様に、図５Ｂのメモリ装置は熱電子を窒化物層の中に注入することによって順方向にプログラムされる。窒化物は非導電体であるので、トラップされた電荷はドレインの近くの領域に集中してとどまる。トラップされた電荷の領域は図５Ｂの斜線で影を付けた領域６８で示される。したがって、しきい値電圧は、ゲートのトラップされた電荷の上の部分内でのみ、たとえば、およそ４Ｖまで上昇する。ゲートの残りの部分のしきい値電圧は、たとえば、およそ１Ｖでとどまる。図５Ｂの装置を逆方向に読出すためには、ソースおよびゲートにそれぞれ、たとえば２Ｖおよび３Ｖの電圧が印加され、ドレインが接地される。順方向の読出と逆方向の読出との主な違いは、逆方向に読出す場合は、メモリ装置を反転させるのに要するゲート電圧が著しく増大することである。たとえば、３Ｖという同じゲート電圧を印加しても、反転は起こらず、むしろメモリ装置は空乏となってしまう。この理由は、反転層内の可動性電荷および空乏領域内の固定電荷による電荷を克服するには、十分な電界を生じさせるより高いゲート電圧が要求されるからである。逆方向に読出す場合は、チャネル内で高い電圧を維持するために、さらに広い空乏領域もまた維持されなければならない。より広い空乏領域とは、反転が起こり得る前に補わなければならない、より多くの固定された電荷を意味する。たとえば、図５Ａに示された従来技術のメモリ装置の電荷トラッピング領域にわたって同様の電圧のドロップを達成するためには、少なくとも４Ｖのゲート電圧が要求される。これは、ソースが接地されていた従来技術のメモリ装置とは対照的である。その場合は、反転を作り出すのにより低いゲート電圧を要した。この発明のメモリ装置では、接地よりもチャネル内の電圧をより高い電圧、すなわち、ソース末端に印加された２Ｖにとどめるために、さらにもっと高いゲート電圧が要求される。言換えれば、この発明の趣旨は、ドレインおよびソースにかかる電位が同じであれば、トラップされた電荷領域にわたる電圧は著しく減少し、これはパンチスルーがより少なくプログラミングがよりさらに効果的であるという結果に直接つながる。チャネル内の電圧Ｖ_X 電圧Ｖ_Xは、ソースからの距離Ｘでのチャネル内の電圧として定義される。上記の例を用いると、この発明のメモリ装置のチャネル内に存在する電圧Ｖ_Xは、装置が反転状態ではなく空乏状態にあるので２Ｖにはならない。一方、０よりは大きくなければならない。というのは、たった１．５Ｖのゲート電圧がチャネル内でおよそ０．４Ｖを維持することができるからである。ソースとドレインとの間に置かれた横方向の電界によって、チャネル内の実際の電圧はチャネルの長さにわたって変化する。しきい値電圧は、しかしながら、チャネル内の電圧の関数として変化する。図５Ｂを参照すると、チャネルは、ゲート電圧Ｖ_Gがしきい値電圧Ｖ_Tよりも高い限り飽和状態になり、チャネル内のいずれかの点における電圧Ｖ_Xは次の式によって与えられる。Ｖ_X＝Ｖ_DSAT Ｖ_DSAT＝Ｖ_G−Ｖ_T＝Ｖ_G−Ｖ_T（Ｖ_DSAT）Ｖ_T（Ｖ_X）＝Ｖ_TO＋ΔＶ_T（Ｖ_X）上記の等式に示されるように、チャネル内のしきい値電圧は、ソースがゼロ電位Ｖ_TOの場合のしきい値電圧に、それ自身がチャネル内の電圧の関数であるデルタしきい値電圧ΔＶ_Tを加えたものに等しい。逆方向に読出される間、電荷トラッピング領域にわたる電圧の関数としてプロットされた、トラップされた電荷の領域を通る漏洩電流が図６に示される。グラフから、Ｖ_TCが２Ｖのとき、チャネルを通る漏洩電流Ｉ_Lはおよそ１０^-5Ａであることがわかる。従来技術のメモリセルの場合は、トラップされた電荷の領域にわたる電圧はおよそ２Ｖである。対照的に、この発明のメモリ装置のチャネル内のトラップされた領域の近くの電圧Ｖ_Xは２Ｖではなく、もう少し低いもの、たとえば１Ｖである。トラップされた電荷領域にかかる、１Ｖに対応する漏洩電流Ｉ_Lはおよそ１０^-7Ａであって、まる２桁小さい。逆方向に読出す間、ドレインから電荷トラッピング領域の端までの距離にわたる、チャネル内の与えられた電圧を維持するのに要するゲート電圧Ｖ_Xを表わすグラフが図７に示される。チャネル内の特定のＶ_Xを維持するのに要するゲート電圧Ｖ_Gは、基板内のアクセプタＮ_Aの数と酸化物Ｐ_OXの厚みとの関数であって、点線で表わされる。実線は、チャネル内の電圧が０の場合に存在するチャネル内のしきい値電圧を表わす。この場合、しきい値電圧はチャネル全体にわたって線形である。しかしながら、一旦チャネル内に電圧が生じると、しきい値電圧はチャネルにわたって一定ではない。グラフに見られるように、しきい値電圧はチャネル内の電圧が増大するに従って非線形に増大する。チャネル電圧の関数としてのしきい値電圧における漸進的な増大の関係は技術分野で公知であり、この論考は、Ｌ．Ａ．グラッサーおよびＤ．Ｗ．ドバプール（L.A Glasser and D.W.Dobb erpuhl）による「ＶＬＳＩ回路の設計および分析（The Design and Analysis of VLSI Circuits）」の第２章に見られる。逆方向への読出の利点図７のグラフを参照すると、チャネル内で２Ｖを達成する（すなわち、ゲートに３Ｖを印加した従来技術のメモリ装置と同じ状況）には、およそ４Ｖがゲートに印加されなければならない。たとえば、３Ｖがゲートに印加され、装置が逆方向に読出されたとき、チャネル内でおよそ１．２Ｖしか生じない。これは、順方向に読出し、トラップされた電荷領域にかかる電位がドレインに印加されたほぼ完全な電位（すなわち２Ｖ）であった、従来技術とはまったく対照的である。これが逆方向の読出における重要な利点である。利点というのは、同じゲート電圧で、さらにより低い電位の電圧がトラップされた電荷の領域にわたって存在することである。これは、同じ電荷トラッピングの長さで劇的に少ない漏洩電流を生じる結果となる。また言換えれば、等しい量の漏洩電流を達成するために、より短い電荷トラッピング領域しか要しない。より短い電荷トラッピング領域は、指数関数により、より短いプログラミング時間となる。種々のパラメータ、電圧、および温度でのプログラミング時間における変化の論考は、Ｂ．イータンおよびＤ．フローマン−ベンチコウスキー（B．Eitan and D．Frohman-Bentchkowsky）による、「ｎ−チャネルＭＯＳ装置における酸化物への熱電子注入（Hot−Elect ron Injection Into the Oxide in n-Channel MOS Devices）」と題された、ＩＥＥＥ電子装置会報（IEEE Transactions on Electron Devices）（１９８１年３月）の論文中でなされている。メモリ装置を逆（すなわち反対）方向で読出す効果は、トラップされた電荷の領域に注入された電荷（すなわち、プログラムされた領域または集中トラッピング領域）の効果を増幅することである。同じプログラミング時間で、というのは窒化物内の同じ長さのトラップされた電荷を意味するが、たとえば図５Ａおよび５Ｂに示されるように、装置１０は従来技術のメモリセルと比べておよそ２桁少ない漏洩電流Ｉ_Lを示す。前述したように、主な利点は、逆方向に読出すとき漏洩電流が著しく少なくなるので、プログラミング時間を減少し得るということである。したがって、トラッピング領域の大きさは、従来技術のメモリセルほど長くなくてもよい。これは、指数関数により、より短いプログラミング時間を意味するプログラミングと反対の方向での読出の主な利点は、電荷トラッピング領域に隣接した横方向の電界の効果が最小化されることである。さらに、ゲート電圧が減少され得、チャネル内の電位がさらに最小化される。実際、以下により詳細に説明するように、ゲート電圧はチャネル内での所望の電圧を達成するように設定され得る。このことは図７を参照して上で述べた。逆方向での読出の間ゲート電圧を減少することは、高電圧がトラップされた電荷領域へと移行することを最小にする。従来技術のメモリセル４１をプログラムするために必要な電荷トラッピングの領域は図８Ａに表わされ、この発明のメモリセル１０をプログラムするのに必要な電荷トラッピングの領域は図８Ｂに表わされる。装置１０のトラッピング領域６８は従来技術装置のトラッピング領域６６よりもっと小さく示される。前述したように、逆方向での読出はより小さい電荷トラッピング領域を可能にする。この結果、指数関数により、装置のプログラミング時間を減少することによってさらにより効果的なプログラミングがもたらされる。したがって、トラッピング誘電性ＰＲＯＭメモリセルの非対称的な特徴を利用することによって、短いプログラミング時間が達成される。チャネル内の電圧は２つの方法のいずれかによって変化し得る。第１はゲート上の電圧を調整することによる。より高いゲート電圧とはチャネル内のより高い電圧を意味する。第２の方法はシリコン基板内でホウ素注入レベルを調整することによるものである。これらの２つの方法は、ＭＯＳの設計者が、所望の性能マージンを達成するためにチャネル内の電圧を調整することを可能にする。最適化パラメータ最適化に関して、最も速いプログラミング時間と最も幅の広いマージンとを与えるために変化させることができる３つのパラメータがある。第１のパラメータはチャネルの長さである。より長いチャネルの長さは、逆方向での読出の場合の所与のプログラミング時間について、ドレインとトラップされた電荷との間の距離を増大する（実際上は、ソースおよびドレインの指定がフリップされる）。これは横方向の電界のレベルをさらにもっと低くする。第２のパラメータは、前述したように、トラップされた電荷の領域にわたって存在するチャネル内の電圧電位を最小化するように設定され得るゲート電圧である。これは、トラップされた電荷の領域の近くのチャネル内における横方向の電界の減少というさらなる結果を生じる。制限の範囲内で、チャネル内の電圧はゲート上の電圧を変化させることによって「ダイアルイン」され得る。このことによって半導体回路の設計者は、トラップされた電荷の領域にわたって存在する電圧を制御することができる。ゲート電圧が低すぎると、「１」（すなわち、非プログラム状態）の読出に問題を生じる。「１」を読出すためのゲート電圧は、センス増幅器に十分な読出電流を作り出すために反転を生じさせるのに依然十分高くなければならない。したがって、ゲート電圧の下限は、しきい値電圧よりおよそ１Ｖ上である。ゲート電圧の上限は、トラップされた電荷の領域にわたるチャネル内で、逆方向での読出中にソース端子に印加された電圧電位のすぐ下である。ゲート電圧が高すぎると、チャネル内で反転が起こり、この発明の利点が失われる。したがって、電荷トラッピング領域にわたるチャネル内でそのような高い電圧を生じるゲート電圧を印加することは勧められない。なぜなら、それはこの領域にわたる低電位を有するという利点とそれに伴う漏洩電流の減少およびプログラミング時間の短縮とをうち負かすからである。この発明の好ましい実施例では、読出に用いられるゲート電圧はおよそ３Ｖであり、これはプログラミング時間と漏洩電流との間の最適なトレードオフを表わす。第３の最適化の方法は、前述し従来技術で公知であるが、ゲート下のチャネル領域のホウ素ドーピングを変化させることである。ドーピング濃度の増大は、チャネル内で低電圧を発生させる結果となる。これは、形成される空乏領域の幅の減少によるものである。したがって、ドーピングの濃度が高いほど、電荷トラッピング領域にわたる同じ電圧に対してより高いゲート電圧の印加が可能になる。さらに、同じ長さのトラッピング領域についてのＮ_Aドーピングの濃度が増大することは、装置のパンチスルーの挙動を改良するであろう。チャネル領域のホウ素注入のレベルを変化させることによって、ゲート下の空乏領域の幅を変化させることができる。ドーピングの濃度の増大は結果として、印加された同じゲート電圧に対する空乏領域の幅の減少を生じる。空乏の幅の減少が起こるのは、ここではより固定された電荷が基板内にあるからである。したがって、ドーピングの濃度を変化させることは、ゲート下のピンチオフ領域の長さを制限することに用いられ得る。さらに、ドーピングの濃度は装置の最初のしきい値電圧を増大または減少するのに用いられ得る。この発明は限定された数の実施例に関して述べられてきたが、一方、種々の変形例、修正例、およびこの発明の他の応用例がなされ得ることが認識されるであろう。この発明の範囲は後続の請求の範囲によってのみ規定される。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ

Claims

【特許請求の範囲】１．プログラム可能な読出専用メモリ（ＰＲＯＭ）装置であって、ａ．半導体基板と、ｂ．ソースとを含み、前記ソースは導電性になるようにドープされた前記半導体基板の領域を含み、前記ＰＲＯＭ装置はさらに、ｃ．ドレインを含み、前記ドレインは導電性になるようにドープされた前記半導体基板の領域を含み、前記ＰＲＯＭ装置はさらに、ｄ．チャネル領域と定義された、前記ソースと前記ドレインとの間に位置した前記半導体基板の一部の上にありさらにそれを覆う第１の絶縁層と、ｅ．前記第１の絶縁層の上に形成されその上にある非導電性電荷トラッピング層と、ｆ．前記非導電性電荷トラッピング層の上に形成されその上にある第２の絶縁層と、ｇ．ゲートとを含み、前記ゲートは前記第２の絶縁層の上に形成されその上にある導電層を含み、前記メモリ装置はプログラムされたのと逆方向に読出される、プログラム可能な読出専用メモリ装置。２．読出中に前記ゲートに印加された電圧の下限が、十分な反転が生じ、それによって非プログラム状態が検知され得る電圧であり、読出中に前記ゲートに印加される電圧の上限が、前記半導体基板内の前記ソースと前記ドレインとの間で形成されるチャネル内の、プログラミング中に形成されたトラップされた電荷の領域にかかる電圧が、読出中に前記ソースに印加された電圧のすぐ下の電圧である、請求項１に記載のメモリ装置。３．プログラム可能な読出専用メモリ（ＰＲＯＭ）装置であって、ａ．半導体基板と、ｂ．ソースとを含み、前記ソースは導電性になるようにドープされた前記半導体基板の領域を含み、前記ＰＲＯＭ装置はさらに、ｃ．ドレインを含み、前記ドレインは導電性になるようにドープされた前記半導体基板の領域を含み、チャネルが前記半導体基板内の前記ソースと前記ドレインとの間のスペースで形成され、前記ＰＲＯＭ装置はさらに、ｄ．チャネル領域と定義された、前記ソースと前記ドレインとの間に位置した前記半導体基板の一部の上にありさらにそれを覆う第１の絶縁層と、ｅ．前記第１の絶縁層の上に形成されその上にある非導電性電荷トラッピング層と、ｆ．前記非導電性電荷トラッピング層の上に形成されその上にある第２の絶縁層と、ｇ．ゲートとを含み、前記ゲートは前記第２の絶縁層の上に形成されその上にある導電層を含み、前記メモリ装置はプログラムされたのと逆方向に読出され、読出中に前記ゲートに印加された電圧の下限は、十分な反転が生じ、それによって非プログラム状態が検知され得る電圧であり、読出中に前記ゲートに印加される電圧の上限は、プログラミング中に形成される前記チャネル内のトラップされた電荷の領域にかかる電圧が、読出中に前記ソースに印加された電圧のすぐ下の電圧である、プログラム可能な読出専用メモリ（ＰＲＯＭ）装置。４．プログラミングが、前記ドレインと前記ゲートとにプログラミング電圧を印加するステップと、前記ソースを接地するステップと、結果として生じるチャネル電流を測定するステップとを含み、読出が、前記ソースと前記ゲートとに読出電圧を印加するステップと、前記ドレインを接地するステップと、結果として生じるチャネル電流を測定するステップとを含む、請求項１および３のいずれかに記載のメモリ装置。５．前記第１および第２の絶縁層が二酸化シリコンを含む、請求項１および３のいずれかに記載のメモリ装置。６．前記電荷トラッピング層が窒化シリコンを含む、請求項１および３のいずれかに記載のメモリ装置。７．前記電荷トラッピング層が、埋め込まれたポリシリコンの島を備える二酸化シリコンを含む、請求項１および３のいずれかに記載のメモリ装置。８．前記半導体基板がＰ型半導体材料を含む、請求項１および３のいずれかに記載のメモリ装置。９．前記ソースおよび前記ドレインがＮ＋半導体材料を含む、請求項１および３に記載のメモリ装置。１０．プログラム可能な読出専用メモリ（ＰＲＯＭ）セルのプログラミングおよび読出の方法であって、前記ＰＲＯＭセルはソースとドレインとゲートとを有し、前記ゲート内の第１および第２の二酸化シリコン層の間に挟まれた電荷トラッピング材料を利用し、前記方法は、ａ．順方向にプログラムするステップと、ｂ．電気的電荷を、熱電子注入を、電気的電荷が前記電荷トラッピング材料内に非対称的にトラップされるのに十分な持続時間利用して前記ゲート内の前記電荷トラッピング材料に注入するステップとを含み、前記電気的電荷は前記ＰＲＯＭセルがプログラムされたのと逆方向に読出されたとき、前記ゲートのしきい値電圧が予め定められたレベルに達するまで注入されており、前記非対称電荷注入は適切なプログラミング電圧を前記ドレインと前記ゲートとに印加し、前記ソースを接地することによって生じ、前記方法はさらに、ｃ．逆方向に読出すステップと、ｄ．前記ソースと前記ゲートとに適切な読出電圧を印加し、前記ドレインを接地するステップと、ｅ．前記ＰＲＯＭセルを通って前記ソースから前記ドレインへ流れる電流を検知するステップとを含む、方法。１１．逆方向での読出中に前記ゲートに印加された電圧の下限が、十分な反転が生じ、それによって非プログラム状態が検知され得る電圧であり、逆方向での読出中に前記ゲートに印加される電圧の上限が、前記半導体基板内の前記ソースと前記ドレインとの間で形成されるチャネル内の、プログラミング中に形成されたトラップされた電荷の領域にかかる電圧が、逆方向での読出中に前記ソースに印加された電圧のすぐ下の電圧である、請求項１０に記載の方法。１２．プログラム可能な読出専用メモリ（ＰＲＯＭ）セルのプログラミングおよび読出の方法であって、前記ＰＲＯＭセルは、半導体基板と、しきい値電圧と、第１の接合と、第２の接合と、ゲートとを有し、前記ゲート内の第１および第２の二酸化シリコン層の間に挟まれた電荷トラッピング材料を利用し、前記方法は、ａ．順方向にプログラムするステップと、ｂ．前記ゲートに第１のプログラミング電圧を印加するステップと、ｃ．前記第２の接合に第２のプログラミング電圧を印加するステップと、ｄ．前記第１の接合を接地と結合させるステップと、ｅ．電気的電荷を、熱電子注入を、電気的電荷が前記第２の接合と近接した前記電荷トラッピング層内で非対称的にトラップされるのに十分な持続時間利用して前記ゲート内の前記電荷トラッピング材料に注入し、電気的電荷を、前記ＰＲＯＭセルがプログラムされたのと逆方向に読出されたとき、前記ゲートのしきい値電圧が予め定められたレベルに達するまで前記電荷トラッピング材料に注入するステップと、ｆ．逆方向に読出すステップと、ｇ．前記ゲートに第１の読出電圧を印加するステップと、ｈ．前記第１の接合に第２の読出電圧を印加するステップと、ｉ．前記第２の接合を前記接地と結合させるステップと、ｊ．前記ＰＲＯＭセルを通って前記ソースから前記ドレインへ流れる電流を検知するステップとを含み、前記第１の読出電圧の下限が、十分な反転が生じ、それによって非プログラム状態が検知され得る電圧であり、前記第１の読出電圧の上限が、前記半導体基板内の前記ソースと前記ドレインとの間で形成されるチャネル内の、プログラミング中に形成されたトラップされた電荷の領域にかかる電圧が、前記第２の読出電圧のすぐ下の電圧である、方法。１３．プログラム可能な読出専用メモリ（ＰＲＯＭ）セルのプログラミングおよび読出の方法であって、前記ＰＲＯＭセルは半導体基板と、ソースと、ドレインと、ゲートとを有し、前記ゲート内の第１および第２の二酸化シリコン層の間に挟まれた電荷トラッピング材料を利用し、前記方法は、ａ．第１の方向にプログラムするステップと、ｂ．前記第１の方向と反対の第２の方向に読出すステップとを含む、方法。１４．前記プログラミングのステップが、前記ドレインと前記ゲートとにプログラミング電圧を印加するステップと、前記ソースを接地するステップと、結果として生じるチャネル電流を測定するステップとを含み、読出が、前記ソースと前記ゲートとに読出電圧を印加するステップと、前記ドレインを接地するステップと、結果として生じるチャネル電流を測定するステップとを含む、請求項１３に記載の方法。１５．前記読出のステップ中に前記ソースに印加された前記読出電圧の下限が、十分な反転が生じ、それによって非プログラム状態が検出され得る電圧であって、前記読出のステップ中に前記ソースに印加された前記読出電圧の上限が、前記半導体基板内の前記ソースと前記ドレインとの間に形成されるチャネル内の、前記プログラミングのステップ中に形成されたトラップされた電荷の領域にわたって、前記ソースに印加された前記読出電圧のすぐ下の電圧である、請求項１３に記載の方法。